KR100189974B1 - 반도체장치의 pbl 소자분리 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000002955 isolation Methods 0.000 title abstract description 27
- 150000004767 nitrides Chemical class 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000010030 laminating Methods 0.000 abstract description 3
- 210000003323 beak Anatomy 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
필드산화막에 발생하는 2차 버즈빅(Second Bird's Beak)을 제거할 수 있는 PBL 소자분리 방법이 포함되어 있다.
본 발명은 폴리실리콘막의 전면에 질화막(SiN)을 적층시키기 전에 상기 폴리실리콘막의 표면에 잔류하는 네이티브 옥사이드(Native Oxide)를 완전히 제거함으로써,
종래의 PBL 소자분리 방법에서 발생되는 2차 버즈빅을 방지할 수 있고, 또한 LOCOS 소자분리 방법에 비해 버즈빅의 길이를 줄일 수 있다.
Description
제1도 내지 제2도는 종래의 LOCOS 소자분리 방법을 간단히 나타내는 도면이다.
제3도 내지 제4도는 종래의 PBL 소자분리 방법을 간단히 나타내는 도면이다.
제5도 내지 제9도는 본 발명의 실시예에 의한 PBL 소자분리 방법을 나타내는 도면이다.
본 발명은 반도체장치의 PBL(Poly Buffered Local Oxidation of Silicon) 소자분리 방법에 관한 것으로, 특히 필드산화막에 발생하는 2차 버즈빅(Second Bird's Beak)을 제거할 수 있는 PBL 소자분리 방법에 관한 것이다.
근래 반도체소자가 고집적화 되어 감에 따라, 소자분리 영역의 축소가 MOS미세화 기술의 중요한 항목중의 하나가 되었고 또한 이는 반도체소자의 집적도에 영향을 미치는 중요한 요인중의 하나가 되고 있다.
모스(MOS, Metal Oxide Silicon) 제조공정에서 가장 많이 사용되는 소자분리 방법으로서 LOCOS(Local Oxidation of Silicon) 방법 및 이를 개선한 PBL(Poly Buffered Local Oxidation of Silicon) 방법이 있다.
제1도 내지 제2도는 종래의 LOCOS 소자분리 방법을 간단히 설명하기 위한 도면으로서, 제1도를 참조하여, 실리콘기판(11)의 전면에, 상기 실리콘기판(11)과 이후에 적층될 질화막사이의 스트레스(Stress)에 의한 결정결함을 줄이기 위하여, 패드산화막(Pad Oxide)(13)을 적층하고, 필드산화막(Field Oxidation)형성시 마스크 역할을 하는 질화막(SiN)을 상기 패드산화막(13)의 전면에 적층한 후, 사진공정 및 식각공정을 이용하여 필드영역의 상기 질화막을 제거하고 질화막패턴(17a)을 형성시킨다.
제2도를 참조하여, 상기 필드영역에 채널저지이온을 주입하여 활성영역과 비활성영역을 한정한 후, 열산화 공정을 수행하여 필드산화막을 형성시키고 상기 질화막패턴(17a)과 상기 패드산화막(13)을 순차적으로 제거함으로써 소자분리 영역을 완성한다.
상술한 LOCOS 소자분리 방법은, 제조공정이 단순하고 넓은 부위와 좁은 부위를 동시에 소자분리할 수 있다는 장점을 갖고 있지만, 반도체소자가 서브마이크론으로 감소함에 따라 여러가지 문제점이 나타나고 있다.
예컨대, 패드산화막과 질화막의 응력으로 인하여, 산화공정시 실리콘기판에 결정결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온산화로 인하여, 채널저지이온의 측면확산이 발생하고, 산화막과 질화막 또는 실리콘막과 산화막의 경계면에서 측면산화에 의한 버즈빅(Bird's Beak)이 발생하게 되어, 활성영역의 크기가 최초의 설계상의 활성영역에서 버즈빅 발생영역만큼 감소하게 되므로 반도체소자의 고집적화에 장애요인이 된다.
제3도 내지 제4도는 상기한 LOCOS 소자분리 방법의 문제점을 개선하기 위한 PBL 소자분리 방법을 나타내는 도면으로서, 제3도를 참조하여, 실리콘기판(31)의 전면에 패드산화막(Pad Oxide)(33), 폴리실리콘막(35), 및 질화막(SiN)을 순차적으로 적층한 후, 사진공정 및 식각공정을 이용하여 필드영역의 상기 질화막을 제거하고 질화막패턴(37a)을 형성시킨다.
제4도를 참조하여, 상기 결과물의 전면에 일정조건의 열산화 공정을 수행하여 필드산화막(39)을 형성시키고 상기 질화막패턴(37a)과 상기 폴리실리콘막(35), 상기 패드산화막(33)을 순차적으로 제거함으로써 소자분리 영역을 완성한다.
상술한 PBL 소자분리 방법은 LOCOS 소자분리 방법에 비해 활성영역으로의 버즈빅(Bird's Beak)이 심하게 발생되지 않는 반면에, 상기 폴리실리콘막(35)과 상기 질화막 계면에 존재하는 네이티브 옥사이드(Native Oxide)(36)에 의해 새로운 버즈빅, 즉 2차 버즈빅(Second Bird's Beak)(41)이 발생되어 후속 공정에 영향을 주어 신뢰성이 저하되는 문제점이 있다.
따라서 본 발명의 목적은, 상기한 종래의 PBL 소자분리 공정에서 발생되는 2차 버즈빅을 방지할 수 있는 PBL 소자분리 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 PBL 소자분리 방법은, 실리콘기판의 전면에 패드산화막(Pad Oxide), 폴리실리콘막을 순차적으로 적층하는 단계, 상기 폴리실리콘막 위에 잔류하는 네이티브 옥사이드(Native Oxide)를 제거하는 단계, 상기 결과물의 전면에, 대기중에 노출되지 않는 상태에서 질화막(SiN)을 적층하는 단계, 상기 질화막중에서 필드영역이 형성될 부분을 제거하고 질화막패턴을 형성하는 단계, 상기 결과물의 전면에 열산화 공정에 의해 필드산화막을 형성하는 단계, 상기 질화막패턴과 상기 폴리실리콘막, 및 상기 패드산화막을 제거하는 단계를 순차적으로 수행하는 것을 특징으로 한다.
상술한 본 발명의 PBL 소자분리 방법에 의하면, 폴리실리콘막 위에 존재하는 네이티브 옥사이드(Native Oxide)를 완전히 제거함으로써, 종래의 PBL 소자분리 방법에서 발생되는 2차 버즈빅을 방지할 수 있고 신뢰성을 높일 수 있다.
이하 첨부한 도면 제5도 내지 제9도를 참조하여 본 발명의 실시예를 더욱 상세히 설명한다.
제5도를 참조하여, 실리콘기판(51)의 전면에 먼저 상기 실리콘기판(51)의 결정결함을 줄이기 위하여 산화패드막(Pad Oxide)(53)을 적층한다.
이후에 훗 공정인 필드산화 공정 동안에 상기 패드산화막(53)과 이후에 적층될 질화막(59)사이에 스트레스가 발생되는데 이 스트레스가 상기 실리콘기판(51)에 결정결함을 유발할 수 있으므로, 상기 스트레스를 흡수하기 위해 상기 패드산화막(53)의 전면에 폴리실리콘막(55)을 적층한다. 이때 상기 폴리실리콘(55)의 표면에 네이티브 옥사이드(Native Oxide)(57)가 잔류하게 되어 2차 버즈빅의 요인이 남게 된다.
PBL 소자분리 방법에서는 상기 폴리실리콘막(55)을 적층함으로써, 결정결함 없이 얇은 패드산화막과 두꺼운 질화막을 형성할 수 있으므로 종래의 LOCOS 소자분리 방법에 비해 버즈빅을 줄일 수 있는 것이다.
제6도를 참조하여, 이후 상기 폴리실리콘막(55)의 전면에 질화막(SiN)(59)을 적층시키기 전에 상기 폴리실리콘막(55)의 표면에 잔류하는 네이티브 옥사이드(Native Oxide)(57)를 제거한다. 이때 상기 네이티브 옥사이드(57)를 제거하는 방법으로서는 800℃ 이상의 온도와 H₂가스의 분위기에서 건식식각 또는 습식식각을 하여 제거한다.
다음에 상기 결과물의 전면에 질화막(SiN)(59)을 적층한다.
제7도를 참조하여, 활성영역과 필드영역을 구분하기 위하여 사진공정 및 식각공정을 이용해 필드영역의 상기 질화막(59)을 제거하고 질화막패턴(59a)을 형성시킨다.
제8도를 참조하여, 상기 결과물의 전면에 일정조건의 열산화 공정을 수행하여 필드산화막(61)을 형성시킨 후, 제9도를 참조하여, 상기 질화막패턴(59a)과 상기 폴리실리콘막(57), 및 상기 패드산화막(53)을 순차적으로 제거함으로써 소자분리 영역을 완성한다.
따라서 상술한 본 발명의 PBL 소자분리 방법에 의하면, 폴리실리콘막의 전면에 질화막(SiN)을 적층시키기 전에 상기 폴리실리콘막의 표면에 잔류하는 네이티브 옥사이드(Native Oxide)를 완전히 제거함으로써, 종래의 PBL 소자분리 방법에서 발생되는 2차 버즈빅을 방지할 수 있고, 또한 LOCOS 소자분리 방법에 비해 버즈빅의 길이를 줄일 수 있다.
더하여 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.
Claims (3)
- 반도체장치의 PBL 소자분리 방법에 있어서, 실리콘기판의 전면에 패드산화막(Pad Oxide), 폴리실리콘막을 순차적으로 적층하는 단계, 상기 폴리실리콘막 위에 잔류하는 네이티브 옥사이드(Native Oxide)를 제거하는 단계, 상기 결과물의 전면에, 대기중에 노출되지 않은 상태에서 질화막(SiN)을 적층하는 단계, 상기 질화막중에서 필드영역이 형성될 부분을 제거하고 질화막패턴을 형성하는 단계, 상기 결과물의 전면에 열산화 공정에 의해 필드산화막을 형성하는 단계, 상기 질화막패턴과 상기 폴리실리콘막, 및 상기 패드산화막을 제거하는 단계를 순차적으로 수행하는 것을 특징으로 하는 반도체장치의 PBL 소자분리 방법.
- 제1항에 있어서, 상기 폴리실리콘막의 표면에 잔류하는 상기 네이티브 옥사이드(Native Oxide)를 제거하는 방법으로서 800℃ 이상의 온도에서 H₂가스를 이용하는 것을 특징으로 하는 반도체장치의 PBL 소자분리 방법.
- 제1항에 있어서, 상기 폴리실리콘막의 표면에 잔류하는 상기 네이티브 옥사이드(Native Oxide)를 제거하는 방법으로서 건식식각 및 습식식각중의 한가지 방법을 이용하는 것을 특징으로 하는 반도체장치의 PBL 소자분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034567A KR100189974B1 (ko) | 1995-10-09 | 1995-10-09 | 반도체장치의 pbl 소자분리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034567A KR100189974B1 (ko) | 1995-10-09 | 1995-10-09 | 반도체장치의 pbl 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023980A KR970023980A (ko) | 1997-05-30 |
| KR100189974B1 true KR100189974B1 (ko) | 1999-06-01 |
Family
ID=19429634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950034567A KR100189974B1 (ko) | 1995-10-09 | 1995-10-09 | 반도체장치의 pbl 소자분리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100189974B1 (ko) |
-
1995
- 1995-10-09 KR KR1019950034567A patent/KR100189974B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970023980A (ko) | 1997-05-30 |
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