KR950001151B1 - 반도체 장치 제조방법 - Google Patents
반도체 장치 제조방법 Download PDFInfo
- Publication number
- KR950001151B1 KR950001151B1 KR1019860004697A KR860004697A KR950001151B1 KR 950001151 B1 KR950001151 B1 KR 950001151B1 KR 1019860004697 A KR1019860004697 A KR 1019860004697A KR 860004697 A KR860004697 A KR 860004697A KR 950001151 B1 KR950001151 B1 KR 950001151B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- silicon
- mask
- oxidation
- slice
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000010410 layer Substances 0.000 claims description 85
- 230000003647 oxidation Effects 0.000 claims description 60
- 238000007254 oxidation reaction Methods 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 37
- 238000010438 heat treatment Methods 0.000 claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000011282 treatment Methods 0.000 claims description 8
- 239000002344 surface layer Substances 0.000 claims description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- 229910021529 ammonia Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 235000013842 nitrous oxide Nutrition 0.000 claims description 2
- 229910000077 silane Inorganic materials 0.000 claims description 2
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 claims 1
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 230000007704 transition Effects 0.000 description 3
- 239000004922 lacquer Substances 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
내용없음.
Description
제1도 내지 제5도는 본 발명에 따른 방법에 의한 MOS 트랜지스터 제조의 연속적인 단계를 도시한 도면.
제6도 내지 제11도는 제1도 내지 제5도에 도시된 단계와는 다소 상이한, 본 발명에 따른 방법에 의한 MOS 트랜지스터 제조의 연속적인 단계를 도시한 도면.
제12a도 내지 제15b도는 MOS 트랜지스터 제조의 최종 단계를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 슬라이스 4 : 실리콘 산화물층
6 : 포토래커 7 : 산화 마스크
9 : 표면층 10, 11 : 필드 산화물층
12 : 채널 스토퍼 영역 13 : 게이트 산화물층
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 이때 산화 마스크가 실리콘 슬라이스의 표면상에 국부적으로 제공되며, 그후 연속적으로 상기 산화 마스크에 측방향에 인접하는 슬라이스의 표면층에 도핑원자가 제공되고, 상기 슬라이스에 제1산화 열 처리가 가해지며, 그때 산화 마스크로 피복되지 않은 슬라이스부의 산화로 인해 필드 산화물층이 형성되고, 도핑 원자의 확산으로 필드 산화물층 아래에 채널 스토퍼 영역이 형성되며, 산화 마스크가 에칭되고 상기 슬라이스에 제2산화 열 처리가 가해지며, 그때 필드 산화물층 사이에 게이트 산화물층이 형성된다.
이러한 방법은 특히 전자식 메모리와 같이 다수의 MOS 트랜지스터를 구비하는 반도체 장치의 제조시에 적합하다.
미국 특허 제4,268,321호는 서두에서는 언급된 종류의 방법에 관해서 기술하고 있는데, 이때 제1산화 열처리는 약 1000℃의 온도에서 실행된다. 그때, 산화 마스크는 실리콘 산화물의 응력-제거(stress-reliving) 하단층 및 실리콘 질화물의 산화-지연(oxidation-retarding)층으로 구성된다. 채널 스토퍼 영역을 지닌 필드 산화물 사이에서 개재되어 1㎛ 또는 그 이하의 적은 폭을 가진 영역을 지닌 MOS 트랜지스터를 구비하는 반도체 장치를 제조하는 상기 공지된 방법에서는 여러가지 문제점이 발생한다. 축방향(lateral) 산화 및 확산으로 인하여, 필드 산화물층 및 채널 스토퍼 영역이 산화 마스크 아래까지 크게 연장되며, 산화 마스크 및 채널 영역이 폭이 비교적 심하게 차이가 난다. 상기 공지된 방법에서, 산화열처리는 약 0.4㎛의 두께를 갖는 필드 산화물층이 형성되는 1000℃에서 실행되며, 이때, 축방향 산화는 약 0.6㎛이며, 축방향 확산은 약 0.8㎛이다. 따라서, 약 1㎛의 폭을 가진 채널 영역을 얻기 위해, 개시부재는 약 2.6㎛의 폭을 가진 산화 마스크이어야 한다. 이러한 문제점 이외에도, 산화 마스크의 엣지를 따라 산화 마스크의 실리콘 산화물의 응력 제거 하단층과 실리콘 사이의 변이영역에서 제1산화 열처리 동안 질화물이 형성되는 문제점이 발생하는데, 이때 소위 화이트 리본(white ribbon nitride)이라는 것이 형성된다. 상기 작은 MOS 트랜지스터에 필요한 약 25nm의 두께를 갖는 매우 얇은 게이트 산화물이 형성될 때, 상기 질화물은 큰 저해 요인이 될 수 있다.
본 발명의 목적은 특히 1㎛ 또는 그 이하의 폭을 가진 채널 영역을 얻기 위해, 상기 수치를 크게 벗어나지 않는 폭을 갖는 산화 마스크가 사용되며, ＂화이트 리본 질화물(white ribbon nitride)＂의 저해 영향없이 매우 얇은 게이트 산화물층을 제공할 수 있는 MOS 트랜지스터를 구비한 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기 목적을 위해, 본 발명에 따라 서두에서 언급된 방법은 산화 마스크의 에칭후 슬라이스가 또다른 에칭 처리를 받게되며, 이때 형성된 필드 산화물층의 일부가 에칭되어, 이 층은 보다 얇고도 측방향으로 보다 작아지게 되며, 채널 스토퍼 영역이 형성되는 온도에서 제1산화 열 처리가 실행되고, 이때 상기 채널 스토퍼 영역은 사실상 상기 에칭 처리에 의해 크기가 감소된 상기 필드 산화물층과 동일한 거리만큼 측방향으로 연장되는 것을 특징으로 한다.
제1산화 열 처리 동안 형성된 필드 산화물층이 엣지에 대해 두께가 감소하므로, 이 필드 산화물층은 상기 추가 에칭 처리동안 보다 더 얇아질 뿐만 아니라 작아진다. 제1산화 열 처리는 비교적 낮은 온도에서 실행되며, 이때 공지된 방법에 따른 공정과는 대조적으로 축방향 산화가 축방향 확산보다 커진다. 상기 축방향 산화는 공지된 방법에서의 축방향 산화보다는 크지만, 축방향 확산은 반대로 공지된 방법에서의 축방향 확산보다 작다. 본 발명에 따른 방법으로 상술된 장치와 비교할만한 반도체 장치가 제조될 수 있는데, 이때 약 1㎛의 폭을 가진 채널 영역을 형성하는 것을 단기 1.3㎛의 폭을 가진 실리콘 산화물의 하단층 및 실리콘 질화물의 상단층으로 구성되는 산화 마스크를 필요로 한다는 사실을 발견하였다.
여러 실험결과가, 상기 공지된 방법으로 0.4㎛의 두께를 갖는 필드 산화물층을 얻기 위해 약 0.5㎛의 두께를 가진 산화물층이 제1산화 열 처리동안 성장되어야 함을 보여주고 있는데, 왜냐하면 사실상 산화 마스크를 에칭시키는 단계동안 최소한 산화물층의 0.1㎛가 손실되기 때문이다. 공지된 방법에서와 같이, 1000℃의 온도에서 0.5㎛의 산화물층을 형성할시에는, 실리콘 산화물의 하단층 및 실리콘 질화물의 상단층을 구비하는 산화 마스크를 사용함으로서, 약 0.8㎛의 측방향 확산과 약 0.6㎛의 측방향 산화가 발생한다. 본 발명에 따른 방법으로, 예컨대, 제일먼저 약 0.6㎛의 두께를 가진 산화물층이 약 900℃에서 성장된다. 상술된 경우와 동일한 산화 마스크를 사용함으로써, 약 0.8㎛의 측방향 산화가 발생한다. 계속해서, 산화 마스크의 에칭 단계 동안 및 또다른 에칭 처리동안, 약 0.4㎛의 두께를 가진 필드 산화물층이 남도록 상기 필드 산화물이 제거된다. 이 층은 산화 마스크의 엣지가 존재하는 영역을 단지 0.4㎛지나 연장되며, 그에 따라 0.4㎛의 뚜렷한 측방향 산화가 남게된다. 측방향 확산도 역시 0.4㎛이다. 약 1㎛의 채널 영역을 얻기 위해서, 공지된 방법에서는 약 2.6㎛의 폭을 가진 산화 마스크가 필요한 반면, 본 발명에 따른 방법에서는 단지 1.8㎛의 폭을 가진 산화 마스크를 필요로 한다.
또다른 에칭 처리에 의해, 실리콘과 산화 마스크 사이의 인터페이스에 형성된 실리콘 질화물이 제1산화열 처리동안 제거된다. 결과적으로, 게이트 산화물의 형성동안 상기 질화물로 인해 발생될 수 있는 문제점들이 제거된다.
본 발명에 따라, 제1산화 열 처리동안 형성된 필드 산화물층은, 이 필드 산화물층이 원래 두께의 50 내지 70%의 두께를 가질 정도로 적절하게 에치된다. 따라서, 또다른 처리단계를 필요로 하지 않고도, 비교적 평편한 구조를 얻게 된다.
실리콘 슬라이스가 제1및 제2산화 열처리 사이에 또다른 산화 열 처리 및 후속 에칭 처리를 받게 되어 형성된 산화 실리콘이 다시 에칭될 경우, 산화 게이트 형성시 제1열처리동안 산화 마스크와 실리콘 사이의 인터체이스에 형성된 실리콘 질화물에 관한 문제점들이 해결된다.
본 발명에 따른 산화 마스크는 양호하게도 실리콘 산질화물(oxynitride)의 한단층 및 실리콘 질화물의 상단층으로 구성되어 있다. 이러한 마스크로 인하여, 1.2㎛보다 적은 폭을 가진 산화 마스크를 사용하여 약 1㎛의 채널 영역이 얻어질 수 있다. 산화 마스크의 폭이 제1열처리가 825 내지 875℃의 온도에서 실행될 경우 1㎛가 될 수도 있다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 기술하겠다.
제1도 내지 제5도는 본 발명에 따른 방법에 의한 MOS 트랜지스터의 연속 제조단계를 도시한다. 위와 같은 트랜지스터가 대다수 예컨대 전자식 메모리에 사용된다. 이들 도면은 실리콘 슬라이스(1)의 표면 영역(2)을 도시하며, 상기 슬라이스는 예컨대 약 1015원자/cm3의 도핑 농도를 가진 P도 전형으로 되어 있다. 산화 마스크(7)가 상기 슬라이스(1)의 표면(3)상에 국부적으로 제공된다. 이 목적을 위해 열적 산화에 의한 통상적인 방법으로 약 40nm의 두께를 가진 실리콘 산화물층(4)이 상기 표면(3)에 제공되며, 상기 실리콘 산화물층(4)은 그후 LPCVD 공정에 의한 통상적인 방법으로 약 100nm 두께의 실리콘 질화물층(5)으로 피복된다. 계속해서, 통상적인 방법으로 포토 래커(6)의 트랙이 제공되며, 그후 실리콘 산화물층(4) 및 실리콘 질화물층(5)의 비피복층 부분이 에칭된다. 따라서, 원하는 산화 마스크(7)가 형성된다. 그후, 상기 슬라이스(1)는 산호-함유 가스로 약 950℃에서 열적 산화 처리를 받아, 약 25nm 두께의 실리콘 산화물층(8)이 형성된다. 그후, 상기 실리콘 슬라이스(1)에 약 16keV의 에너지를 가진 B+이온이 주입되며, 이때 약 3.1013이온/cm3가 주입된다. 따라서, 산화 마스크(7)에 측방향으로 인접하는 표면층(9)에 도칭 원자가 제공된다.
이제, 상기 슬라이스(1)는 제1산화 열 처리를 받게되며, 이때 산화 마스크(7)에 의해 피복되지 않는 슬라이스부의 산화에 의해, 필드 산화물층(10)이 형성되며 표면층(9)에서 도핑 원자 확산에 의해 필드 산화물층(10)아래에 채널 스토퍼 영역(12)이 형성된다. 계속해서, 상기 슬라이스는 에칭 처리를 받게되며, 이때 산화 마스크(7)가 제기되는 반면, 상기 슬라이는 통상적인 방법으로 산소-함유 가스로 약 950℃에서 제2산화 열 처리를 받게되어 필드 산화물층(10)으로 둘어싸여진 약 30nm 두께의 게이트 산화물층(13)이 형성된다.
본 발명에 따라, 산화 마스크(7)가 에칭된 후, 상기 슬라이스(1)가 다시 에칭 처리를 받게되며, 이때 형성된 필드 산화물층(10)의 일부가 에칭되어, 이 층은 측방향으로 보다 더 얇고도 작게 된다. 제4도에는 위와 같은 또 한번의 에칭 처리후에 얻어지는 상황을 도시하고 있다. 본 발명에 따라, 사실상 에칭 처리로 감소된 필드 산화물층(11)과 동일한 거리만큼 채널 스토퍼 영역(12)이 측방향으로 연장되게 형성되는 온도에서 제1열 처리가 또한번 실행된다. 이 실시예에 있어서, 약 0.6㎛ 두께의 필드 산화물층(10)이 약 900℃의 온도에서 성장된다. 다음에, 화살표 (14)로 표시된 약 0.8㎛의 축방향 산화 및 화살표(15)로 표시된 약 0.4㎛의 측방향 확산이 발생한다. 필드 산화물층(10)이 약 0.4㎛의 두께의 필드 산화물층(11)이 남게 되도록 제거된다. 상기 층(11)은 산화 마스크(7)의 엣지가 존재하는 영역을 단지 0.4㎛ 지나 연장되며, 그에 따라 화살표(16)로 표시된 0.4㎛의 뚜렷한 측방향 산화를 유지하게 된다. 약 1㎛의 채널 영역(17)을 얻기 위해서, 본 발명에 따른 방법의 상기 실시예에서는 약 1.8㎛의 폭을 가진 산화 마스크(7)가 필요하게 된다. 필드 산화물층(11) 및 채널 스토퍼 영역(12) 모두가 산화 마스크(7) 아래에서 0.4㎛ 연장되기 때문에, 원하는 1㎛에 0.8㎛의 크기가 부가되어져야만 한다. 채널 영역은 약간 만곡된 표면을 갖지만, 사실상 이것은 전혀 문제되지 않는다.
양호하게도, 본 발명에 따라, 제1산화 열 처리 동안 형성된 필드 산화물층(10)은 필드 산화물층(11)이 원래 두께의 50 내지 70%의 두께를 유지하는 정도로 에칭된다. 본 실시예에서, 이 비율은 약 67%이다. 따라서, 더이상 다른 처리 단계를 요하지 않고도, 비교적 평편한 구조를 얻을 수 있다.
제6도 내지 제11도에서는 상술된 방법과는 여러가지 면에서 다른 MOS 트랜지스터의 연속제조 단계를 도시하고 있다.
이 실시예에서, 산화 마스크(7)는 실리콘 산질화물로 이루어진 약 40nm 두께의 하단층(24)과 실리콘 질화물로 이루어진 약 100nm 두께의 상단층(25)으로 구성되어 있다. 본 실시예에서, 약 0.6㎛ 두께의 필드산화물층(30)이 825내지 875℃의 온도에서 형성된다. 다음에 화살표(35)로 표시된 약 0.3㎛의 측방향 산화 및 실제로 무시해도 좋은 측방향 확산이 발생한다. 필드 산화물층(30)이 또다른 에칭 처리에 의해 필드 산화물층(31)으로 감소된 후에는, 상기 측방향 산화 역시 무시될 수 있다. 본 실시예에서 사용된 종류의 산화마스크(7)로 1.2㎛보다 적은 폭을 가진 산화 마스트를 사용하여 채널 영역(17)을 얻을 수 있다.
제1및 제2열 처리 사이에, 슬라이스(1)는 또다른 산화 열 처리를 받게되며, 이때 약 25nm의 두께를 가진 산화물층(20)이 형성되며, 이 산화물층은 그후 다시 에칭된다(제9도 및 제10도 참조)이 단계에 의해, 필드 산화물층(31)사이의 채널 영역(17)의 표면은 추가로 청정되어, 그 결과 ＂화이트 리본 질화물＂로 인해 발생될 수 있는 문제점들을 피할 수 있다.
제1산화 열 처리는 산소, 질소 및 수소를 함유하는 건성 가스 혼합물로 실행된다. 따라서, 필드 산화물층(11, 31)은 대기압 상태하에서 약 12시간 내에 형성될 수 있다. 실리콘 산질화물층(24)은 양호하게도, 실란, 이산화질소(laughing-gas) 및 암모니아로 부터 LPCVD 공정에 의해 증착된다. 이것은 양호하게도 상기 층(24)이 1.6 내지 1.8의 굴절율을 갖도록 실행된다. 이러한 산화 마스크(7)를 사용하므로써, 실제로 1㎛를 벗어나지 않는 폭을 갖는 산화 마스크(7)를 사용하여 약 1㎛의 폭을 갖는 채널 영역(17)이 얻어질 수 있다.
설사 게이트 산화물층(20)과 필드 산화물층(31) 사이의 변이가 게이트 산화물층(13)과 필드 산화물층(11)사이의 변이보다 훨씬 더 계단형일지라도(제4도 참조), 이러한 변이는 MOS 트랜지스터의 또다른 제조 처리 동안 결합을 유발시키지 않는다.
MOS 트랜지스터의 제조에 대한 또다른 공정이 도면 제12(a및b)도 내지 제15(a 및 b)를 참조하여 설명되며, 이때 a 및 b는 각각 동일한 제조상태를 표시하되, 두개의 직교 횡단면으로 표시되어 있다.
게이트 산화물층(13)이 제공된 후, 5.1011원자/cm3의 농도까지 25KeV의 에너지로 B+이온의 임계 보정 주입(threshold correction implantation)이 채널 영역에서 실행됨으로써, 슬라이스는 LPCVD 공정에 의한 통상적인 방법으로 약 450nm 두께의 다결정 실리콘층(35)으로 피복되며, 이 층(35)의 약 50m 두께의 상단층(36)은 열적으로 산화된다. 이 층(36)상에 포토 래커(photolacquer) 마스크(37)가 제공되며, 그후 층(35및 36)의 비피복부가 에칭된다.
그 다음, 슬라이스는 50KeV의 에너지로 As 이온이 주입되어 약 1.1013원자/cm2의 도핑 농도를 가진 표면 영역(47)이 형성된다. 결국, 슬라이스는 CVD 공정에 의한 통상적인 방법으로 약 300nm 두께의 실리콘 산화물층(38)으로 피복되고 비등방성 플리즈마 에칭 처리를 받게되며, 이때 실리콘 산화물층(38)으로부터 스페이서(39)가 형성된다. 약 40KeV의 에너지에서 As 이온의 후속 이온 주입 동안, 약 5.1015원자/cm3의 도핑 농도를 가진 표면영역(40)이 형성된다.
마지막으로, 통상적인 방법으로 약 300nm 두께의 실리콘 산화물층(41)이 제공된다. 창(42)이 층(41)내에서 에칭된 후, 알루미늄 도체(43 및 44)에 의해 영역(40)이 접촉될 수 있다.
Claims (8)
- 반도체 장치 제조방법에 있어서, 실리콘 슬라이스(1)의 표면(3)상에 국부적으로 산화 마스크(7)을 형성하는 단계와, 상기 산화 마스크(7)에 측방향으로 인접한 표면층(9)에 도핑 원자를 제공하는 단계와, 상기 산화 마스크(7)와 인접한 상기 표면층(9)상에 필드 산화물층(10; 30)을 형성하고, 상기 표면층(9)으로부터 상기 실리콘 슬라이스(1)로의 도핑 원자 확산에 의해 상기 필드 산화물층(10; 30) 아래에 채널 스토퍼 영역(12; 32)을 형성하므로써, 상기 필드 산화물 영역(10; 30)이 상기 채널 스토퍼 영역(12; 32)보다 비교적 긴 거리만큼 수평방향으로 연장되게 하는 제1산화 열 처리를 상기 실리콘 슬라이스(1)에 가하는 단계와, 상기 실리콘 슬라이스(1)의 표면(3)으로부터 상기 산화 마스크(7)를 에칭시키는 단계와. 비교적 얇고도 작은 필드 산화물층(11; 13)이 상기 채널 스토퍼 영역(12; 32)과 비슷한 거리만큼 수평방향으로 연장되게 형성될 때까지 상기 필드 실리콘층(10; 30)의 일부분을 에칭시키도록 추가 에칭 처리를 상기 실리콘 슬라이스에 가하는 단계, 및 상기 산화 마스크(7)가 제거되는 실리콘 슬라이스의 표면에 게이트 산화물(13)을 형성하기 위해 제2산화 열 처리를 상기 슬라이스에 가하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제1산화 열 처리 동안 형성된 필드 산화물층은 이 산화물층이 원래 두께의 50내지 70%의 두께를 유지하는 정도로 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 슬라이스가 상기 제1및 제2산화 열 처리 사이에 또다른 산화 열처리 및 후속 에칭 처리를 받으며, 이때 형성된 실리콘 산화물이 다시 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 산화 마스크가 실리콘 질화물의 상단층으로 피복된 실리콘 산질화물(oxynitride)의 하단층으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 제1산화 열 처리가 825 내지 875℃의 온도에서 실행되는 것을 특징으로 하는 반도체 장치 제조방법.
- 제5항에 있어서, 상기 제1산화 열처리가 산소, 질소 및 수소를 함유하는 건성 가스 혼합물로 실행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 실리콘 산질화물 층이 LPCVD 공정에 의해 실란, 이산화 질소(laughing-gas) 및 암모니아로부터 증착되는 것을 특징으로 하는 반도체 장치 제조방법.
- 제7항에 있어서, 상기 실리콘 산질화물이 1.6 내지 1.8의 굴절율을 갖도록 상기 LPCVD 공정이 실행되는 것을 특징으로 하는 반도체 장치 제조방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501720A NL8501720A (nl) | 1985-06-14 | 1985-06-14 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker. |
| NL8501720 | 1985-06-14 | ||
| NL8511720 | 1987-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870000767A KR870000767A (ko) | 1987-02-20 |
| KR950001151B1 true KR950001151B1 (ko) | 1995-02-11 |
Family
ID=19846146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019860004697A KR950001151B1 (ko) | 1985-06-14 | 1986-06-13 | 반도체 장치 제조방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4743566A (ko) |
| EP (1) | EP0208356B1 (ko) |
| JP (1) | JPH07118504B2 (ko) |
| KR (1) | KR950001151B1 (ko) |
| CA (1) | CA1269593A (ko) |
| DE (1) | DE3668396D1 (ko) |
| IE (1) | IE57557B1 (ko) |
| NL (1) | NL8501720A (ko) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8603111A (nl) * | 1986-12-08 | 1988-07-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak aan zijn oppervlak wordt voorzien van veldoxidegebieden. |
| US4983537A (en) * | 1986-12-29 | 1991-01-08 | General Electric Company | Method of making a buried oxide field isolation structure |
| JP2545527B2 (ja) * | 1987-01-23 | 1996-10-23 | 沖電気工業株式会社 | 半導体装置 |
| NL8700541A (nl) * | 1987-03-06 | 1988-10-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een plak silicium plaatselijk wordt voorzien van veldoxidegebieden. |
| JP2573218B2 (ja) * | 1987-04-17 | 1997-01-22 | シチズン時計株式会社 | 不揮発性記憶素子の製造方法 |
| US4942449A (en) * | 1988-03-28 | 1990-07-17 | General Electric Company | Fabrication method and structure for field isolation in field effect transistors on integrated circuit chips |
| NL8800903A (nl) * | 1988-04-08 | 1989-11-01 | Koninkl Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumsubstraat met geheel of gedeeltelijk verzonken veldoxide-gebieden. |
| GB2238658B (en) * | 1989-11-23 | 1993-02-17 | Stc Plc | Improvements in integrated circuits |
| US5049520A (en) * | 1990-06-06 | 1991-09-17 | Micron Technology, Inc. | Method of partially eliminating the bird's beak effect without adding any process steps |
| JPH04247663A (ja) * | 1991-02-04 | 1992-09-03 | Mitsubishi Electric Corp | 電界効果素子およびその製造方法 |
| US5132241A (en) * | 1991-04-15 | 1992-07-21 | Industrial Technology Research Institute | Method of manufacturing minimum counterdoping in twin well process |
| US5134089A (en) * | 1991-09-30 | 1992-07-28 | Motorola, Inc. | MOS transistor isolation method |
| US5348910A (en) * | 1991-12-24 | 1994-09-20 | Seiko Epson Corporation | Method of manufacturing a semiconductor device and the product thereby |
| US5254495A (en) * | 1993-05-07 | 1993-10-19 | United Microelectronics Corporation | Salicide recessed local oxidation of silicon |
| JP2626513B2 (ja) * | 1993-10-07 | 1997-07-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5672539A (en) * | 1994-01-14 | 1997-09-30 | Micron Technology, Inc. | Method for forming an improved field isolation structure using ozone enhanced oxidation and tapering |
| US5374585A (en) * | 1994-05-09 | 1994-12-20 | Motorola, Inc. | Process for forming field isolation |
| GB2291261B (en) * | 1994-07-06 | 1999-03-24 | Hyundai Electronics Ind | Method of forming a field oxide film in a semiconductor device |
| FR2734403B1 (fr) | 1995-05-19 | 1997-08-01 | Sgs Thomson Microelectronics | Isolement plan dans des circuits integres |
| KR100197656B1 (ko) * | 1995-12-29 | 1999-07-01 | 김영환 | 반도체 에스.오.아이.소자의 제조방법 |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| US5672538A (en) * | 1995-12-04 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd | Modified locus isolation process in which surface topology of the locos oxide is smoothed |
| US5882993A (en) | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| US5714414A (en) * | 1996-08-19 | 1998-02-03 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
| US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| US5962914A (en) * | 1998-01-14 | 1999-10-05 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
| US6531364B1 (en) | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS5529116A (en) * | 1978-08-23 | 1980-03-01 | Hitachi Ltd | Manufacture of complementary misic |
| JPS5821842A (ja) * | 1981-07-30 | 1983-02-08 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 分離領域の形成方法 |
| US4574465A (en) * | 1982-04-13 | 1986-03-11 | Texas Instruments Incorporated | Differing field oxide thicknesses in dynamic memory device |
| JPS5984436A (ja) * | 1982-11-04 | 1984-05-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
| JPS59171138A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置の製造方法 |
| JPS60106142A (ja) * | 1983-11-15 | 1985-06-11 | Nec Corp | 半導体素子の製造方法 |
| JPS60128635A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 素子分離領域の形成方法 |
| US4569117A (en) * | 1984-05-09 | 1986-02-11 | Texas Instruments Incorporated | Method of making integrated circuit with reduced narrow-width effect |
| NL8401711A (nl) * | 1984-05-29 | 1985-12-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin plaatselijk een verzonken oxidelaag is aangebracht. |
| US4577394A (en) * | 1984-10-01 | 1986-03-25 | National Semiconductor Corporation | Reduction of field oxide encroachment in MOS fabrication |
| US4551910A (en) * | 1984-11-27 | 1985-11-12 | Intel Corporation | MOS Isolation processing |
-
1985
- 1985-06-14 NL NL8501720A patent/NL8501720A/nl not_active Application Discontinuation
-
1986
- 1986-06-02 US US06/869,482 patent/US4743566A/en not_active Expired - Fee Related
- 1986-06-10 CA CA000511260A patent/CA1269593A/en not_active Expired - Lifetime
- 1986-06-11 IE IE1550/86A patent/IE57557B1/en not_active IP Right Cessation
- 1986-06-11 EP EP86201016A patent/EP0208356B1/en not_active Expired - Lifetime
- 1986-06-11 DE DE8686201016T patent/DE3668396D1/de not_active Expired - Lifetime
- 1986-06-12 JP JP61135111A patent/JPH07118504B2/ja not_active Expired - Lifetime
- 1986-06-13 KR KR1019860004697A patent/KR950001151B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IE861550L (en) | 1986-12-14 |
| IE57557B1 (en) | 1992-12-16 |
| NL8501720A (nl) | 1987-01-02 |
| KR870000767A (ko) | 1987-02-20 |
| EP0208356A1 (en) | 1987-01-14 |
| EP0208356B1 (en) | 1990-01-17 |
| JPS61289644A (ja) | 1986-12-19 |
| CA1269593A (en) | 1990-05-29 |
| JPH07118504B2 (ja) | 1995-12-18 |
| US4743566A (en) | 1988-05-10 |
| DE3668396D1 (de) | 1990-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950001151B1 (ko) | 반도체 장치 제조방법 | |
| JPH0214782B2 (ko) | ||
| JPH0851144A (ja) | 半導体集積回路の一部の構成体及びその製造方法 | |
| US5286672A (en) | Method for forming field oxide regions | |
| US6303521B1 (en) | Method for forming oxide layers with different thicknesses | |
| US5115296A (en) | Preferential oxidization self-aligned contact technology | |
| JPH0374878A (ja) | 半導体装置の製造方法 | |
| KR940011478B1 (ko) | 반도체 장치의 제조방법 | |
| US5418173A (en) | Method of reducing ionic contamination in integrated circuit fabrication | |
| EP0120614A1 (en) | Method of manufacturing a semiconductor device having isolation regions | |
| KR100244272B1 (ko) | 반도체소자의 격리막 형성방법 | |
| US5212105A (en) | Semiconductor device manufacturing method and semiconductor device manufactured thereby | |
| KR980012560A (ko) | 반도체 장치 제조 방법 | |
| JPS5923476B2 (ja) | 半導体装置の製造方法 | |
| US5726091A (en) | Method of reducing bird's beak of field oxide using reoxidized nitrided pad oxide layer | |
| US4271423A (en) | V-groove semiconductor device with buried channel stop | |
| US5130272A (en) | Process for defining and forming an active region of very limited dimensions in a semiconductor layer | |
| JPS628956B2 (ko) | ||
| JPS61263277A (ja) | 半導体装置の製造方法 | |
| KR960000518B1 (ko) | 모스펫트(mosfet) 제조방법 | |
| JPH027558A (ja) | 半導体装置およびその製造方法 | |
| JPH11354650A (ja) | 半導体装置およびその製造方法 | |
| JPH09129876A (ja) | 半導体装置の製造方法 | |
| JPS60251641A (ja) | 半導体装置およびその製造方法 | |
| JPS6160577B2 (ko) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |