JPS59171138A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS59171138A
JPS59171138A JP4473183A JP4473183A JPS59171138A JP S59171138 A JPS59171138 A JP S59171138A JP 4473183 A JP4473183 A JP 4473183A JP 4473183 A JP4473183 A JP 4473183A JP S59171138 A JPS59171138 A JP S59171138A
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JP
Japan
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film
silicon
oxide film
region
substrate
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Application number
JP4473183A
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English (en)
Inventor
Mototaka Kamoshita
鴨志田 元孝
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Publication of JPS59171138A publication Critical patent/JPS59171138A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体装置の製造方法にがかり、特に選択的に
酸化して厚い二酸化シリコン膜を形成する方法全具備す
ることを特徴とする半導体装置の製造方法に関する。
〔従来技術〕
半導体装置の形成にあたっては酸化膜は導体との間の絶
縁膜、半導体ノリ→ン本体の表面特性、従って回路素子
の電気的特性の改善のだめの膜、拡散用マスク等として
半導体素子形成には必要かくべからざるものであ凱その
目的に1rE、、じ、規定の寸法、図形の酸化膜が形成
加工の」二用いられている。
大規模集積回路(L S I )の高集積化はこれ壕で
は専ら素子の微細化技術の発展により達成されてきた。
しかしながら素子の微細化が進んでも素子間全電気的に
絶縁する分離領域を同じ割合で小さくしなければ、相対
的に分離領域の面積が増し、有効な高集積化は達成でき
ない。そこで今後は分離領域も微細化することが数々の
超高密度LSIを実現する最も重要な技術の一つである
1゜分離領域および素子領域の微細化を実現するために
は、これらフィールド酸化膜と寄生チャンネル発生防止
のためのイオン注入領域とを互いに自己整合して形成す
ることが重要問題である。自己整合を実現する方法とし
ては種々の方法が提案されているが、耐酸化性膜として
はシリコン窒化膜を用い選択的に酸化膜を形成する選択
酸化膜の形成力法が広く用いられている。
従来のシリコン窒化膜(5iaN< )を用いた選択酸
化法を用いたMO8型電界効果1・2ンジスタの製造方
法を第1図(a)〜[e)により説明すると例えば10
Ω・鑞のP型基板1金準備し素子形成領域に下地酸化膜
と呼ばれる薄い例えば300人のシリコン酸化膜(5i
O2) 2f介してシリコン窒化膜3を3 (,100
人形成1〜耐酸化マスクとする。フィールド酸化前にシ
リコン窒化膜をマスクとしてフィールド領域の反転防止
のためボOyイオンを例えば50 KeVで注入し10
/Q(のP 領域5,6全形成する(第1図tl)) 
)。次に通常ウェ、+−雰囲気中で酸化処理を行うと、
選択的にフィールド酸化膜7.8が形成され、イオン注
入層5,6とフィールド酸化膜7,8の自己整合した構
造が得られる(第1図(C))。その後耐酸化マスクの
シリコン窒化膜3と下地酸化膜2を除去しゲート領域上
にゲート酸化膜9全形成し、次いでCVD法によりポリ
シリコン膜全付着させゲート電極1o18i:成形する
(第1図(d))。
次にN席不純物である砒素イオン全5 Q KeVでイ
オン注入し、ソース、ドレインの1o、idの不純物領
域11.12を形成する。然るのちソ・−ス。
ドレイン領域へのコンタクト用の開口をしたのちアルミ
ニウム等の電極金属全付着し電極13.14を形成する
とMO8型電界効果トランジスタが完成する(第1図(
e))。
然るにこのシリコン窒化膜による選択酸化法で形成され
た酸化膜は第1図(C)〜(e)かられかるようにフィ
ールド酸化膜7.8の一部が鳥のくちばしくバーズビー
ク〕状に素子領域に食い込む現象がありこのバーズビー
クは通常片側において0.5μm】1程度発生ずるため
分離領域のマスク寸法より実際にでき上った分離領域の
幅は約1μmを用いても実際のフィールドの出来上かジ
オ法は2μmとなる。然るにバーズビークの発生を低減
するためには耐酸化性膜であるシリコン窒化膜を厚くし
F他酸化膜を薄くする方法が知られているが、 5i3
1N4/ 81(J2の膜厚比を大きくすると、フィー
ルド酸化膜形成過程でSi!INt膜の周辺全中心に素
子領域のシリコン表面にストレスが加わり、転位が発生
する。転位はS i 3N4膜のヱソヂを中心にしてシ
リコン表面上に深く存在しており、その後形成されるP
−N接合の耐圧劣化など索子特性の低下をまねく、従っ
てSi 3N4 / 5i(Jzの膜厚比は転位の発生
しない領域で最適値をみつけなければならず、St 3
N4 / 5iU2の膜厚条件によるバーズビークの低
減には限度が生ずる。従って転位の発生がすくなく酸化
の進まない膜が望1れる。
またバーズビークの発生問題の他にシリコン窒化膜によ
る選択酸化時はホワイトリボンの発生が認められ、酸化
膜の絶縁耐圧が低下するという問題が生ずる。
第2図はホワイトリボンの発生原因の説明図である。図
において15はシリコン本体、16は下地シリコン酸化
膜、17はシリコン窒化膜、18は形成されたシリコン
酸化膜、1gは窒化膜−ヒのシリコン酸化膜、19はシ
リコン窒化膜の欠陥部である。図に示すとおり、フィー
ルド酸化中、酸化膜へ拡散したHzOの一部が耐酸化性
膜の813N4膜と反応して、NH31生成し、このN
)bがパターン周辺を中心にして下地酸化膜中金拡散し
シリコン窒化物20を生成することが原因とされている
また耐酸化性窒化膜に欠陥部】9が存在するときはこの
欠陥部を通った■]20が窒化膜と反[シ(〜沌」3を
生成し、このNI(3が前と同様に酸化膜を通ってシリ
コンと作用しホワイトリボン2(γ全生成する。
このホワイトリボンはシリコン酸化膜のエソナンダ液で
ある弗酸にも、シリコン窒化膜のエソーyング液である
燐酸にも溶けず加工上の問題となっている。又、それ以
上に、シリコン酸化膜の絶縁耐圧が著しく低下する。
従ってゲート酸化膜を形成する時、Cのシリコン窒化物
がマスクになり局所的にゲ・−ト酸化1摸の薄い所かで
@、ゲート酸化膜の耐王不良金起こすものと考えられて
おり、このホワイトリボン全生成しない半導体装置の製
造方法が望まれている。
〔発明の目的〕
本発明は以上の問題点に対処してなされたもので、素子
形成領域に転位の発生がすくなく、またホワイトリボン
の発生することのない半導体装置の製造方法、l持に選
択酸化膜の形成方法を提供するにある。
〔発明の構成〕
本発明は、シリコンと酸素と窒素とからなる化合物又は
混合物で形成された絶縁膜をマスクとしてシリコンウェ
ーハを選択的に酸化する工程を含むこと全特徴とする半
導体装置の製造方法にある。
本発明の原理は二酸化シリコンとシリコンの界面が高温
でも良好な状態で保たれることに着目し、耐酸化マスク
としてシリコンと酸素と窒素とからなる膜組成にすれば
耐酸化マスクとしての性質と共にシリコンと耐酸化マス
クとの界面状態も高温でも良好に保てるという発見に基
づく、更に本発明はシリコンと酸素と窒素を組成とした
膜を耐酸化マスクに使用すると前記ホワイトリボンが生
じにくいという発見に基づく、これは該絶縁膜中に酸素
が予め入っているからと考えられる。
本発明によれば、耐酸化性マスクとして部用するシリコ
ンと酸素と窒素の化合物又は混合物はシリコン結晶との
なじみがよく熱酸化にあたりノリコン結晶に犬さな歪金
与えることがないので、プロセスの途中で誘起される欠
陥も少なくその後形成されるP−N接合の耐用劣化は生
じない。また、本発明の膜はシリコンと酸素と窒素の組
成を有し、予め酸素が混入Sれている非晶質構造のため
フィールド酸化膜形成中に、シリコン界面に局部的な異
種化合物、つまりホワイトリボンを発生することも少な
く、これに基く後に形成する酸化膜の絶縁耐圧不良の発
生もない。
〔実施例〕
以下本発明を実施例にもとずさ詳細に説明する。
第3図は本発明の実施例による半導体装置の製造方法を
示“rI打順断面図金示す。
先ず従来例と同様10Ω・儒のP型シリコン基板21を
準備する(第3図(a))。次に基板表面にシリコン、
酸素、窒素の化合物又は混合物のフィルムに3000 
人形成する。この形成はシラン(SiH2)とアンモニ
ア(NH3)と酸化窒素(NO)の混合ガスt1000
 ℃に加熱された基板」=に通すことにより形成するこ
とが出来、例えばディ・エムφブラウン等(1)、M、
Brown、 ctal  )が発表しているジャーナ
ル◆オブ・エレクトロケミカル・ソサイエティ(J、E
lectrochem、Soc、 ) 115巻、31
1頁(1968)によれば添加するNOの量により酸素
、♀素、/リコンの組成比を変えることかで@、NOを
0.25%からio、oo%に変えると推定される換算
されたS + 02の量は約7%から50%になること
が知られている。
従来窒化膜の形成にあたっては必らずシリコンに歪を与
えないため下地膜として5iO2f形成したが本発明の
シリコンと酸素と窒素の化合物又は混合物(以下Si 
xNyOz膜と記すンはシリコンとのなじみがよいこと
が知られており直接イボ着させることかでさる。このこ
とは従来問題となったバーズビークを減小させる効果に
つながる。次にフィールド酸化膜形成領域のS i x
NyOz膜を除去する。
このエツチング剤としては48 %HFKより容易に天
抱することがでさ、またドライエツチングにても実抱す
ることができる。
次にフィールド膜形成前に5ixNyUz膜全マスクと
してフィールド領域の反転防止のためのボロンイオンを
例えば50KeVで注入し10/iのl−領域23,2
4を形成する(第3図[1)) )。次に通常ウェット
雰囲気中で酸化処理を行うと選択的にフィールド酸化膜
25.26が形成され、イ:dン注大層23.24とフ
ィールド酸化膜25.26の自己整合した構造が得られ
る(第3図(C))。
次に耐酸化マスクである5ixNy(Jz 22を83
 P(J 4(85%)エツチング液を利用して除去す
る。次にゲート領域上にゲート酸化膜27を形成、次い
でCVD法によりボリンリコン膜全付着させ、ゲート電
極28を形成する(第3図(d))。
次いでN型不純物である砒素イオンk 50 KeVで
イオン注入し、ソース、ドレインの】0 /dの不純物
領域29.30に形成、然るのちソース。
ドレイン領駿へのコンタクト用の開口金膜けたのち、ア
ルミニウム等により金属電極13.14全形成すると本
発明の一実施例によるM(JS型電界効果トランジスタ
を得ることができる(第3図(e))。
このように形成されたMO8型電界効果トランジスタで
はシリコン窒化膜に代F:JSixNyOz f f重
用(7ているので窒化シリコンと異なりシリコンに対し
歪を与えることがなく、シたがってその後形成されるP
−N接合の耐圧劣化をひき起すことはない、また歪金与
えないので1代接シリコンに付着させることができるの
で、下地酸化膜を厚くつけることによるバーズビークの
発生金少なくすることができる。また使用した5ixN
yUzはSi 3N4とCとなり酸素を含んでいるため
酸化膜形成時N1(3遊離を起し、これがシリコン表面
と反シシ(シて生成(7たホワイトリボンの生成はなく
、シかも3ixNyOzは48%のHPによりシリコン
表面金いためるCとなく除去することができ、歪のない
きれいな索子形成領域が形成できるので、ホワイトリボ
ン又は付着した5ixNyOzが残ることにより、後に
形成したゲート酸化膜の耐圧不良現象は起ることはない
なお使用したS i xNyOy、は化学量論的な化合
物のみでなく、非化学量論的組成の混合物でも同じ目的
を達成することができる。
すなわち本発明の5ixNyUzは前記ブラウン等の論
文の如く、アンモニアと酸化窒素とS由4の反応により
ガス流−;け比を制御して形成することができる。
すなわち反りは x−8il−b+ (y−z ) *NH3−1−z 
llN0−) 5ixNy(Jz+ (”’−’ ) 
H2で進行し、各ガスの流量を変えてXl  3’+ 
 7分制御でさる1、この時必ずしもx、  y、  
zは整数ではなく、非化学量論的組成の混合物にもなり
得る3、前記ブラウン等はNOの流量係で次表の如く膜
質を変えられると報告している。
N0If、檜 g電率  屈折率 5isN40   7.4+0.2 2.03+0.0
iSixNy(Jz  O,257,3十〇、1 1.
98+0.02SixNy(Jz  1.25 7.0
+0.4 1.92+0.01SixNy(Jz  2
.25 6.7±0.21.89tO,(l 1Six
Ny(Jz  5  6.5±0.1 1.7!10.
03SixNy(Jz ]、 0   5.8十〇、1
 1.711−0.03siu2     3.9  
 1.44本発明での実施例の実験条件と、ブラウン等
の条件とは必ずしも一致しないので、NO流量で比較す
ることはでさないため組成比で規定することは困難であ
る。しかし本発明の実症例では屈折率nが1.7以」―
であれば耐酸化性という点で実用に耐えることが判って
いる。
なお不発明は単に5iHiとNOとへ113との反16
のみでなく、5N(aとN1−(3と02の反1しでも
よい。
またシリコンの上に薄い下地酸化膜を設け、この上に5
ixNyOzの膜全形成してもよく、この時はシリコン
窒化膜の時のように5ixNyOzはシリコンに歪を与
えるCとがないので、  5ixNy(Jz膜のjすさ
に関係なく 5i(J2膜を薄くすることができるので
バーズビークを小さくすることができる。
〔発明の幼采〕
以」二説明したとおり本発明によれば、選択酸化膜の形
成にあたり、耐酸化マスク形成領域並びにその近傍のシ
リコン表面に転位金与えることがすくなく、壕だシリコ
ンの表面にホワイトリボンを発生することもすくないの
で、その後に形成するゲート酸化膜の耐圧不良や転位の
ためにI) −N接合の耐圧劣化などを起すことがなく
、かつバーズビークもすくない半導体装置を得ることが
できる。
【図面の簡単な説明】
第1図tal〜(e)は従来の方法によるM(JS型屯
界効果トランジスタの製造方法を示す製造工程1須断面
図、第2図はホワイトリボンの発生原因の説明図、第3
図(a)〜(e)は本発明方法による〜10S型電界効
果トランジスタの製造方法を示す製造工程11直断面図
である。 1・・・・・・シリコン基板、2・・・・・・シリコン
酸化膜、3 ・・・・シリコン窒化膜、5.6・・・・
・・反転防1)−領域、7.8・・・・・・フィールド
酸化膜、9・・・・・・ゲ・−ト酸化膜、10・・・・
・・ポリゾリコンゲ−1−”i[ffl、11・・・・
・・ンース領域、12・・・・・・トンイン領域、13
・・・・・ノース電極、14・・・・・・ドレイン電極
、15・・・・・シリコン基板、16・・・・・・下地
シリコン酸化膜、17・・・・・・シリコン窒化膜、1
8・・・・・・厚いシリコン酸化膜。 18′・・・・・・窒化膜上のシリコン酸化膜、19・
・・・・・シリコン窒化膜欠陥部、  20. 2C’
・・・・ホワイトリボン、21・・・・・ゾ)コア基板
、22・・・・・・S i xOyNz膜、23.24
・・・・・・反転防tf−領域、25.26・・・・・
・フィールド酸化膜、27・・・・・・ゲート酸化1換
、28・・・・・・ポリシリコンゲート電極、29・・
・・・ソース51.30・・・・・ドシ・′イン頭載、
31・・・・・・ソース電極、32・・・・・ドレイン
電極。 半f tX 卒2図 /e キ3詔

Claims (1)

    【特許請求の範囲】
  1. シリコンと酸素と窒素とからなる化合物又は混合物で形
    成された絶縁膜をマスクとしてシリコンウヱーハ金選択
    的に酸化する工程を含むこと全特徴とする半導体装置の
    製造方法。
JP4473183A 1983-03-17 1983-03-17 半導体装置の製造方法 Pending JPS59171138A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61289644A (ja) * 1985-06-14 1986-12-19 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体デバイスの製造法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58172022A (ja) * 1982-03-29 1983-10-08 インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン 駆動回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58172022A (ja) * 1982-03-29 1983-10-08 インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン 駆動回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61289644A (ja) * 1985-06-14 1986-12-19 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体デバイスの製造法

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