KR100268902B1 - 반도체소자의소자격리층형성방법 - Google Patents
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Abstract
본 발명은 소자 특성을 향상시키고 소자의 크기를 감소시키는데 적당하도록한 반도체 소자의 소자 격리층 형성 방법에 관한 것으로,반도체 기판상에 제 1 버퍼 산화막,제 1 나이트라이드층을 차례로 형성하고 이층들을 선택적으로 패터닝하는 공정과,상기 패터닝되어진 제 1 나이트라이드층을 마스크로 하여 제 1 필드 산화 공정을 실시하여 소자 격리 영역에 제 1 필드 산화막을 형성하는 공정과,상기 제 1 필드 산화막을 부분적으로 일정 두께 식각하고 상기 제 1 나이트라이드층 및 제 1 버퍼 산화막을 제거하는 공정과,상기 부분적으로 식각되어진 제 1 필드 산화막을 포함하는 전면에 제 2 버퍼 산화막,제 2 나이트라이드층을 차례로 형성하고 이층들을 선택적으로 식각하는 공정과,상기 선택적으로 식각되어진 제 2 나이트라이드층,제 2 버퍼 산화막을 마스크로 제 2 필드 산화 공정을 실시하여 제 2 필드 산화막을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 소자 특성을 향상시키고 소자의 크기를 감소시키는데 적당하도록한 반도체 소자의 소자 격리층 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자 격리층 형성에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 소자 격리층의 공정 단면도이다.
도 1a내지 도 1d는 LOCOS에 의한 소자 격리층 형성 방법을 나타낸 것으로, 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 버퍼 산화막(2)을 형성한다.
그리고 상기 버퍼 산화막(2)상에 비산화성 물질층 즉, 나이트라이드층(3)을 형성한다.
이어, 도 1b에서와 같이, 나이트라이드층(3)상에 포토레지스트(4)를 도포하고 선택적으로 노광 및 현상하여 소자 격리 영역상의 포토레지스트만 제거되도록 패터닝한다.
그리고 패터닝되어진 포토레지스트(4)를 마스크로하여 상기 나이트라이드층(3), 버퍼 산화막(2)을 선택적으로 제거한다.
이어, 도 1c에서와 같이, 상기 패터닝되어진 나이트라이드층(3)을 마스크로하여 필드 산화 공정을 실시하여 소자 격리 영역에 필드 산화막(5)을 형성한다.
그리고 도 1d에서와 같이, 상기 필드 산화 공정에서 마스크로 사용된 나이트라이드층(3) 및 버퍼 산화막(2)을 제거한다.
이와 같은 LOCOS 공정에 의한 소자 격리층의 형성 공정은 현재, 소자의 격리층으로 많이 이용되고 있으나, 여러 공정 조건 또는 소자 격리 특성의 향상 등을 고려하여 새로운 방법들이 제시되고 있다.
이와 같은 종래 기술의 반도체 소자의 소자 격리층은 소자 격리 특성을 향상시키기 위하여 즉, 필드 산화막의 두께를 일정 두께 이상으로 성장시킬 경우에는 필드 산화막이 차지하는 면적이 증가하여 전체 칩 크기의 증가를 가져온다.
이는 소자의 고집적화의 측면에서 불리하다.
또한, LOCOS에 의한 공정에서는 격리된 두 웰사이의 래치업 특성을 강화하기 위하여 이온 주입 공정을 통한 정밀한 공정진행이 요구되고 있어 양산에 불리하다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 소자 격리층의 문제점을 해결하기 위하여 안출한 것으로, 소자 특성을 향상시키고 소자 크기를 감소시키는데 적당하도록한 반도체 소자의 소자 격리층 형성 방법을 제공하는데그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 소자 격리층의 공정 단면도
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 소자 격리층의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22. 제 1 버퍼 산화막
23. 제 1 나이트라이드층 24. 제 1 포토레지스트
25. 제 1 필드 산화막 26. 제 2 버퍼 산화막
27. 제 2 나이트라이드층 28. 제 2 포토레지스트
29. 제 2 필드 산화막
소자 특성을 향상시키고 소자 크기를 감소시키는데 적당하도록한 본 발명의 반도체 소자의 소자 격리층 형성 방법은 반도체 기판상에 제 1 버퍼 산화막,제 1 나이트라이드층을 차례로 형성하고 이층들을 선택적으로 패터닝하는 공정과,상기 패터닝되어진 제 1 나이트라이드층을 마스크로 하여 제 1 필드 산화 공정을 실시하여 소자 격리 영역에 제 1 필드 산화막을 형성하는 공정과,상기 제 1 필드 산화막을 부분적으로 일정 두께 식각하고 상기 제 1 나이트라이드층 및 제 1 버퍼 산화막을 제거하는 공정과,상기 부분적으로 식각되어진 제 1 필드 산화막을 포함하는 전면에 제 2 버퍼 산화막, 제 2 나이트라이드층을 차례로 형성하고 이층들을 선택적으로 식각하는 공정과,상기 선택적으로 식각되어진 제 2 나이트라이드층,제 2 버퍼 산화막을 마스크로 제 2 필드 산화 공정을 실시하여 제 2 필드 산화막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 소자 격리층 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 소자 격리층의 공정 단면도이다.
본 발명에 따른 소자 격리층은 소자 격리 특성을 향상시키기 위하여 필드 산화를 이중으로 실시하는 것으로 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 제 1 버퍼 산화막(22)을 형성한다.
그리고 상기 제 1 버퍼 산화막(22)상에 비산화성 물질층 즉, 제 1 나이트라이드층(23)을 형성한다.
이어, 도 2b에서와 같이, 제 1 나이트라이드층(23)상에 제 1 포토레지스트(24)를 도포하고 선택적으로 노광 및 현상하여 소자 격리 영역상의 포토레지스트만 제거되도록 패터닝한다.
그리고 상기 패터닝되어진 제 1 포토레지스트(24)를 이용하여 제 1 나이트라이드층(23),제 1 버퍼 산화막(22)을 선택적으로 제거한다.
이어, 도 2c에서와 같이, 상기 패터닝되어진 제 1 나이트라이드층(23)을 마스크로 필드 산화 공정을 실시하여 소자 격리 영역에 제 1 필드 산화막(25)을 형성한다.
그리고 도 2d에서와 같이, 상기 필드 산화 공정에서 마스크로 사용된 제 1 나이트라이드층(23)을 마스크로하여 상기 제 1 필드 산화막(25)을 부분적으로 일정 두께를 식각한다.
이어, 도 2e에서와 같이, 상기 제 1 필드 산화막(25)의 부분 식각 공정에서 마스크로 사용된 제 1 나이트라이드층(23) 및 제 1 버퍼 산화막(22)을 제거한다.
그리고 도 2f에서와 같이, 상기 부분적으로 식각되어 그 두께 및 너비가 작아진 제 1 필드 산화막(25)을 포함하는 전면에 제 2 버퍼 산화막(26),제 2 나이트라이드층(27)을 차례로 형성한다.
그리고 도 2g에서와 같이, 상기 제 2 나이트라이드층(27)상에 제 2 포토레지스트(28)를 도포하고 선택적으로 노광 및 현상하여 소자 격리 영역상의 포토레지스트만 제거되도록 패터닝한다. 이때, 제 2 포토레지스트(28)가 제거되는 면적은 동일한 위치를 중심으로 하여 제 1 필드 산화 공정에서 제 1 포토레지스트(24)가 제거되는 면적에 비해 같거나 넓다.
이어, 상기 패터닝되어진 제 2 포토레지스트(28)를 마스크로하여 상기 제 2 나이트라이드층(27),제 2 버퍼 산화막(26)을 선택적으로 식각한다.
그리고 도 2h에서와 같이, 상기 선택적으로 식각되어진 제 2 나이트라이드층(27),제 2 버퍼 산화막(26)을 마스크로 제 2 필드 산화 공정을 실시한다.
이어, 도 2i에서와 같이, 상기 제 2 필드 산화 공정에서 마스크로 사용된 제 2 나이트라이드층(27) 및 제 2 버퍼 산화막(26)을 제거하여 제 1,2 필드 산화막(25)(29)으로 이루어진 소자 격리층을 형성한다.
이와 같은 본 발명의 소자 격리층 형성 공정은 LOCOS의 문제를 해결하기 위하여 제 1 면적으로 제 1 필드 산화를 하고, 다시 제 2 면적으로 제 2 필드 산화를 하여 소자 격리 특성을 향상시킨 것이다.
제 1, 2차 LOCOS 공정으로 소자 격리층을 형성한 본 발명의 반도체 소자의 소자 격리층 형성 방법은 제 1 면적으로 제 1 필드 산화를 하고, 다시 제 1 면적보다 큰 제 2 면적으로 제 2 필드 산화를 하여 LOCOS에 의한 소자 격리층의 크기를 줄일 수 있다. 이는 칩의 전체 크기를 줄이는 효과를 가져온다.
또한, 소자 격리층 하부에 제 1 차 필드 산화 공정에 의한 제 1 필드 산화막이 구성되어 두 웰간의 격리를 위한 래치업 특성 그리고 Parasitic 특성을 향상시키는 효과가 있다.
Claims (1)
- 반도체 기판상에 제 1 버퍼 산화막,제 1 나이트라이드층을 차례로 형성하고 이층들을 선택적으로 패터닝하는 공정과,상기 패터닝되어진 제 1 나이트라이드층을 마스크로하여 제 1 필드 산화 공정을 실시하여 소자 격리 영역에 제 1 면적을 갖는 제 1 필드 산화막을 형성하는 공정과,상기 제 1 필드 산화막을 부분적으로 일정 두께 식각하고 상기 제 1 나이트라이드층 및 제 1 버퍼 산화막을 제거하는 공정과,상기 부분적으로 식각되어진 제 1 필드 산화막을 포함하는 전면에 제 2 버퍼 산화막,제 2 나이트라이드층을 차례로 형성하고 이층들을 선택적으로 식각하는 공정과,상기 선택적으로 식각되어진 제 2 나이트라이드층,제 2 버퍼 산화막을 마스크로 제 2 필드 산화 공정을 실시하여 제 1 필드 산화막상에 그보다 넓은 제 2 면적을 갖는 제 2 필드 산화막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
Priority Applications (1)
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| KR1019970070059A KR100268902B1 (ko) | 1997-12-17 | 1997-12-17 | 반도체소자의소자격리층형성방법 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139835A (ja) * | 1989-10-25 | 1991-06-14 | Nec Corp | 半導体装置の製造方法 |
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1997
- 1997-12-17 KR KR1019970070059A patent/KR100268902B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03139835A (ja) * | 1989-10-25 | 1991-06-14 | Nec Corp | 半導体装置の製造方法 |
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