KR19980046002A - Soi 반도체 소자 및 그의 제조방법 - Google Patents

Abstract

본 발명은 두꺼운 SOI층을 갖는 기판을 이용하여 직렬 저항을 감소시킴과 더불어, 숏채널효과를 억제할 수 있는 SOI 반도체 소자 및 그의 제조방법에 관한 것으로, 본 발명에 따른 SOI 반도체 소자는 실리콘 기판상에 절연층 및 리세스 부분을 구비한 SOI층이 적층된 SOI 기판; 상기 SOI층의 리세스 부분에 형성된 게이트; 상기 SOI층의 두께로 상기 SOI 내에 형성된 소오스 및 드레인의 접합 영역을 포함하고, 상기 게이트 양 측벽에 형성된 산화막 스페이서 및, 상기 접합 영역 및 상기 게이트 상부에 각각 형성된 샐리사이드층을 추가로 더 포함하는 것을 특징으로 한다.

Description

SOI 반도체 소자 및 그의 제조방법

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 SOI(Silicon On Insulator) 반도체 소자 및 그의 제조방법에 관한 것이다.

반도체 기판 내에 형성된 웰 내에 소자를 형성하는 예컨대 CMOS 소자에서 볼 수 있듯이 PN접합 분리 구조에서는 기생 MOS 트랜지스터나 기생 바이폴라 트랜지스터 등의 능동적 기생 효과가 발생하여 이에 기인한 래치-업(latch-up) 현상으로 소자가 파괴되거나 소프트 에러 등의 문제가 있었다. 이러한 문제를 방지함과 더불어 고집적화를 위하여 웰 내에 반도체 소자들을 형성하는 SOI 기술이 연구 개발되고 있다.

상기 SOI는 실리콘 기판상에 절연층이 구비되고, 그 절연층의 상부에는 소자가 형성될 수 있는 실리콘층이 적층된 구조로서, 완전한 소자 분리 및 고속 동작이 가능하다.

상기한 종래의 SOI 반도체 소자의 제조방법을 도 1A 내지 도 1C를 통하여 살펴본다.

먼저, 도 1A에 도시된 바와 같이, 실리콘 웨이퍼(1) 상에 2,000 내지 5,000Å 두께의 절연층(2) 및 1,000 내지 3,000Å 두께의 SOI층(3)으로 된 기판을 형성한다.

도 1B에 도시된 바와 같이, 공지된 방법으로 상기 기판상에 필드 산화막(4)을 형성한다. 이때, 산화되지 않은 영역의 소자의 활성 영역이 된다.

도 1C에 도시된 바와 같이, SOI층(3)의 상기 활성 영역상에 게이트 산화막(5) 및 게이트(6)을 형성하고, 게이트(6)의 양측의 상기 SOI층(3)으로 불순물 이온을 이온 주입하여 소오스 및 드레인의 접합 영역(7)을 형성한다.

그러나, 상기한 SOI 반도체 소자에 있어서는 박막의 SOI층에 소오스 및 드레인의 접합 영역과 게이트를 형성하여 동작하므로, 소오스 및 드레인 영역 사이의 직렬 저항이 매우 커지고, 고집적화에 따라 짧아지는 채널 길이에 기인하여 발생하는 숏채널효과를 억제할 수 있는 얇은 채널 영역을 형성할 수 없기 때문에 결국 소자의 신뢰성이 저하된다.

이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 종래보다 2배 정도 두꺼운 SOI층을 갖는 기판을 이용하여 직렬 저항을 감소시킴과 더불어, 숏채널효과를 억제할 수 있는 SOI 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.

도 1A 내지 도 1C는 종래의 SOI 반도체 소자의 제조방법을 설명하기 위한 공정단면도.

도 2A 내지 도 2E는 본 발명의 실시예에 따른 SOI 반도체 소자의 제조방법을 설명하기 위한 공정단면도.

*도면의 주요 부분에 대한 부호의 설명*

11 : 실리콘 웨이퍼12 : 절연층

13 : SOI층14 : 패드 산화막

15 : 질화막16,20 : 감광막 패턴

17 : 필드 산화막18 : 게이트 산화막

21 : 게이트22 : 접합 영역

23 : 스페이서24 : 샐리사이드층

상기 목적을 달성하기 위한 본 발명에 따른 SOI 반도체 소자는 실리콘 기판상에 절연층 및 리세스 부분을 구비한 SOI층이 적층된 SOI 기판; 상기 SOI층의 리세스 부분에 형성된 게이트; 상기 SOI층의 두께로 상기 SOI 내에 형성된 소오스 및 드레인의 접합 영역을 포함하는 것을 특징으로 한다.

또한, 상기 게이트 양 측벽에 형성된 산화막 스페이서 및, 상기 접합 영역 및 상기 게이트 상부에 각각 형성된 샐리사이드층을 추가로 더 포함하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명에 따른 SOI 반도체 소자의 제조방법은 실리콘 기판상에 절연층 및 일정 두께의 SOI층이 적층되고 활성 영역과 비활성 영역이 분리된 SOI 기판을 제공하는 단계; 상기 활성 영역의 상기 SOI층의 소정 영역이 우묵하게 들어가도록 리세스 부분을 형성하는 단계; 상기 SOI층의 리세스 부분상에 게이트 절연막 및 게이트를 형성하는 단계; 및, 상기 게이트 양측의 상기 SOI층 내에 소오스 및 드레인의 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 게이트의 양 측벽에 절연막 스페이서를 형성하는 단계 및, 상기 게이트 및 상기 접합 영역 상부에 샐리사이드층을 형성하는 단계를 추가로 더 포함한다.

그리고, 상기 리세스 부분을 형성하는 단계는 상기 활성 영역의 상기 SOI층 상부에 패드 산화막 및 질화막을 형성하는 단계; 상기 질화막을 식각하는 단계; 상기 식각된 부분에 필드 산화막을 형성하는 단계; 및, 상기 질화막 및 패드 산화막을 각각 제거하고 상기 필드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 구성으로 된 본 발명에 의하면, 두꺼운 SOI층을 갖는 기판을 이용하여 SOI층에 후미진 형태로 게이트를 형성하여 게이트 하부의 채널 영역을 얇게 형성함으로써 숏채널효과를 억제시킬 수 있고, 소오스 및 드레인 영역을 두껍게 형성함으로써 직렬 저항을 감소시킬 수 있다.

[실시예]

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2A 내지 도 2E는 본 발명의 실시예에 따른 SOI 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.

먼저, 도 2A에 도시된 바와 같이, 실리콘 웨이퍼(11) 상에 3,000 내지 5,000Å 두께의 절연층(12) 및 3,000 내지 6,000Å 두께의 SOI층(3)으로 된 기판을 형성한다. 즉, SOI층(13)을 종래보다 2배 정도 두껍게 형성한다. 이어서, 공지된 방법으로 상기 기판상에 필드 산화막(도시되지 않음)을 형성하여 상기 기판을 활성 영역과 비활성 영역으로 분리한다. 그리고 나서, 활성 영역의 SOI층(13) 상에 패드 산화막(14) 및 질화막(15)을 순차적으로 형성하고, 질화막(15) 상부에 포토리소그라피 기술을 이용하여 제 1 감광막 패턴(16)을 형성한다.

도 2B에 도시된 바와 같이, 제 1 감광막 패턴(16)을 식각 마스크로 하여 하부의 질화막(15)을 식각하고, 공지된 방법으로 제 1 감광막 패턴(16)을 제거한다. 상기 식각된 질화막(15)을 이용한 열산화 공정을 실시하여 상기 기판상에 필드 산화막(17)을 형성한다. 이때, 상기 열산화 공정은 필드 산화막(17)과 절연층(12) 사이의 이후 채널 영역으로 작용하는 SOI층(3)이 200 내지 600Å의 두께를 유지하도록 조절하여 실시한다. 그런 다음, 질화막(15) 및 패드 산화막(14)을 각각 제거한다.

도 2C에 도시된 바와 같이, 필드 산화막(17)을 제거하여 SOI층(3)의 게이트 형성부위가 우묵하게 들어간 리세스 형태가 되도록 한다. 또한, 필드 산화막(17)의 제거시에도 상기 리세스 부분 하부의 채널 영역을 상기와 같이 200 내지 600Å의 두께를 유지하도록 한다. 그리고 나서, 상기 리세스 부분이 형성된 SOI층(3)상에 게이트 산화막(18) 및 폴리실리콘막(19)을 순차적으로 형성하고, 포토리소그라피 기술을 이용하여 폴리실리콘막(19) 상부에 제 2 감광막 패턴(20)을 형성한다.

도 2D에 도시된 바와 같이, 제 2 감광막 패턴(20)을 식각 마스크로 하여 하부의 폴리실리콘막(19) 및 게이트 산화막(18)을 식각하여 게이트(21)를 패터닝하고, 공지된 방법으로 제 2 감광막 패턴(20)을 제거한다. 이어서, 게이트(21)를 이온 주입 마스크로 하여 SOI층(3)에 고농도 불순물 이온을 이온 주입하여 소오스 및 드레인의 접합 영역(22)을 형성한다. 그런 다음, 기판 전면에 산화막을 300 내지 1,000Å의 두께로 증착하고, 상기 산화막을 이방성 블랭킷 식각하여 게이트(21)의 양 측벽에 산화막 스페이서(23)를 형성한다.

도 2E에 도시된 바와 같이, 상기 불순물 이온의 활성화를 위하여 어닐링을 실시하고, 접합 영역(22) 및 게이트(21) 상부에 선택적 증착방식으로 샐리사이드층(24)를 형성한다.

상기 실시예에 의하면, 두꺼운 SOI층을 갖는 기판을 이용하여 SOI층에 후미진 형태로 게이트를 형성하여 게이트 하부의 채널 영역을 얇게 형성함으로써 숏채널효과를 억제시킬 수 있고, 소오스 및 드레인 영역을 두껍게 형성함으로써 직렬 저항을 감소시킬 수 있다. 이에 따라, SOI 반도체 소자의 특성을 향상시킬 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (12)

1. 실리콘 기판상에 절연층 및 리세스 부분을 구비한 SOI층이 적층된 SOI 기판;

   상기 SOI층의 리세스 부분에 형성된 게이트;

   상기 SOI층의 두께로 상기 SOI 내에 형성된 소오스 및 드레인의 접합 영역을 포함하는 것을 특징으로 하는 SOI 반도체 소자.
2. 제 1 항에 있어서, 상기 게이트 양 측벽에 형성된 산화막 스페이서 및,

   상기 접합 영역 및 상기 게이트 상부에 각각 형성된 샐리사이드층을 추가로 더 포함하는 것을 특징으로 하는 SOI 반도체 소자.
3. 제 1 항에 있어서, 상기 리세스 부분을 제외한 상기 SOI층의 두께는 3,000 내지 6,000Å인 것을 특징으로 하는 SOI 반도체 소자.
4. 제 1 항에 있어서, 상기 리세스 부분의 SOI층의 두께는 200 내지 600Å인 것을 특징으로 하는 SOI 반도체 소자.
5. 제 1 항에 있어서, 상기 절연층의 두께는 3,000 내지 5,000Å인 것을 특징으로 하는 SOI 반도체 소자.
6. 실리콘 기판상에 절연층 및 일정 두께의 SOI층이 적층되고 활성 영역과 비활성 영역이 분리된 SOI 기판을 제공하는 단계;

   상기 활성 영역의 상기 SOI층의 소정 영역이 우묵하게 들어가도록 리세스 부분을 형성하는 단계;

   상기 SOI층의 리세스 부분상에 게이트 절연막 및 게이트를 형성하는 단계; 및,

   상기 게이트 양측의 상기 SOI층 내에 소오스 및 드레인의 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
7. 제 6 항에 있어서, 상기 게이트의 양 측벽에 절연막 스페이서를 형성하는 단계 및,

   상기 게이트 및 상기 접합 영역 상부에 샐리사이드층을 형성하는 단계를 추가로 더 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
8. 제 6 항에 있어서, 상기 SOI층은 3,000 내지 6,000Å의 두께로 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
9. 제 6 항에 있어서, 상기 절연층은 3,000 내지 6,000Å의 두께로 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
10. 제 6 항에 있어서, 상기 리세스 부분을 형성하는 단계는

    상기 활성 영역의 상기 SOI층 상부에 패드 산화막 및 질화막을 형성하는 단계;

    상기 질화막을 식각하는 단계;

    상기 식각된 부분에 필드 산화막을 형성하는 단계; 및,

    상기 질화막 및 패드 산화막을 각각 제거하고 상기 필드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
11. 제 10 항에 있어서, 상기 필드 산화막 형성시 상기 필드 산화막 하부의 상기 SOI층의 두께는 200 내지 600Å을 유지하도록 하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
12. 제 6 항에 있어서, 상기 SOI층의 리세스 부분은 채널 영역으로 작용하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.