KR100240096B1 - 반도체장치의 소자 제조방법 - Google Patents
반도체장치의 소자 제조방법 Download PDFInfo
- Publication number
- KR100240096B1 KR100240096B1 KR1019970063649A KR19970063649A KR100240096B1 KR 100240096 B1 KR100240096 B1 KR 100240096B1 KR 1019970063649 A KR1019970063649 A KR 1019970063649A KR 19970063649 A KR19970063649 A KR 19970063649A KR 100240096 B1 KR100240096 B1 KR 100240096B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- forming
- gate
- storage electrode
- semiconductor substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000003860 storage Methods 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 5
- 239000011810 insulating material Substances 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 27
- 229920005591 polysilicon Polymers 0.000 abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 이중폴리실리콘층(double poly)과 듀얼 게이트산화막을 단일공정에서 형성하도록 하고 또한 동일한 칩 내에 구동 전압이 서로 다른 소자를 단일공정으로 형성할 수 있는 반도체장치의 제조방법을 제공한다.
이를 위하여 본 발명에 따른 반도체장치의 소자형성방법은, 필드산화막이 형성된 제 1 도전형 반도체기판 위에 제 1 절연막을 형성하는 단계와, 제 1 절연막 제 2 도전형 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막과 제 1 도전층 그리고 제 1 절연막의 소정부위를 제거하여 잔류한 제 1 절연막과 제 2 절연막으로 보호되는 제 1 게이트와 제 1 스토리지전극을 형성하고 동시에 필드산화막과 기판의 표면을 노출시키는 단계와, 반도체기판의 전 표면에 제 3 절연막을 형성하는 단계와, 제 3 절연막 위에 제 2 도전형 제 2 도전층 형성하는 단계와, 제 2 도전층과 제 3 절연막의 일부를 제거하여 제 1 게이트와 제 1 스토리지전극의 상부 표면 및 필드산화막과 반도체기판의 표면이 노출되도록 하고 동시에 제 1 스토리지전극 상부에 잔류한 제 2 절연막과 제 3 절연막 위에 제 2 스토리지전극과 소정부위의 제 3 절연막 위에 제 2 게이트를 형성하는 단계로 이루어지고, 또한 상술한 제 2 스토리지전극과 제 2 게이트 형성단계 이후에, 제 1 게이트와 제 2 게이트의 측면 하단 부근의 반도체 기판내에 제 2 도전형 불순물이온으로 엘디디영역을 형성하는 단계와, 제 1 게이트, 제 2 게이트, 제 1 스토리지전극, 제 2 스토리지전극 측면에 절연물질로 측벽을 형성하는 단계와, 반도체기판 내의 엘디디영역과 연결된 측면에 제 2 도전형 소스/드레인을 형성하는 단계와, 반도체기판의 전면에 층간절연막을 충분한 두께로 형성하는 단계를 더 포함하여 이루어지는 공정을 구비한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 이중폴리실리콘층(double poly)과 듀얼 게이트산화막을 단일공정에서 형성하도록 하고 또한 동일한 칩 내에 구동 전압이 서로 다른 소자를 단일공정으로 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
최근에 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어(multimedia) 등과 같은 시스템(system)은 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와 같이 요구를 충족시키기 위해서는 시스템을 구성하는 서로 다른 기능을 갖는 반도체회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.
1칩화된 반도체회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체기판 상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 소자들의 문턱전압(threshold voltage)을 서로 다르도록 조절하여야 한다.
로직(logic)제품중에서 최근 급격하게 수요가 늘어나는 아날로그 제품을 공정상에서 구현하기 위해서는 이중폴리실리콘층 형성공정이 요구되며 또한 반도체소자의 입력/출력단자 부위와 실질적으로 로직(logic)이 동작하는 코아(core) 부위의 동작전압이 각기 다르게 요구되는 경우의 제품에 대하여 듀알 게이트산화막 형성공정으로 그 요구를 충족시키는데 본 발명에서는 상술한 두가지 공정을 단일공정으로 단순화하면서 로직에서 필요로하는 저 저항과 고속 소자를 구현하는데 그 목적이 있다.
종래의 기술에서는 이중폴리실리콘층 형성공정과 듀얼 게이트산화막 형성공정이 별개로 이루어지므로 도 1a 내지 도 1d와 도 2a 내지 도 2d에서 각각 그 제조공정을 표시한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자 제조공정중 게이트절연막 형성공정 단면도이다.
도 1a에 있어서, 실리콘 기판(1) 표면에 게이트 산화막(2)을 열산화시켜 성장시킨 후 두꺼운 게이트 산화막 형성을 위한 사진공정을 실시하여 두꺼운 게이트산화막 형성 부위에 포토레지스트패턴(10)을 형성한다.
도 1b에 있어서, 포토레지스트패턴(10)으로 보호되지 아니하는 부위의 게이트산화막(3)의 일부를 제거한 다음 포토레지스트패턴(도시 안됨)을 제거한다. 이때 식각되어 제거된 부분은 이후 공정에서 얇은 게이트산화막이 형성된다.
도 1c에 있어서, 실리콘기판(1) 표면에 전세정을 실시하여 얇은 게이트산화막 형성부위의 잔류한 게이트산화막을 완전히 제거하여 잔류한 게이트산화막(2)을 제외한 부위의 실리콘 기판(1) 표면을 완전히 노출시킨다.
도 1d에 있어서, 실리콘 기판(1)의 표면을 열산화시켜 다시 기판(1)의 전표면에 산화막을 성장시킨다. 따라서 기존에 잔류한 게이트산화막 부위는 더욱 두껍게 되어 두꺼운 게이트산화막(4)이 형성되고 나머지 부위는 얇은 게이트산화막(5)이 된다.
도 2a 내지 도 2d는 종래 기술에 따른 반도체장치의 제조공정 단면도를 나타낸다.
도 2a에 있어서, 소자간의 격리 또는 활성영역과 필드영역의 분리를 위한 필드산화막(22)이 형성된 실리콘 기판(21) 위에 제 1 게이트산화막(23)을 형성한 다음 그 위에 도핑된 제 1 폴리실리콘층(24)을 증착하여 형성하고 다시 그 위에 캡핑용 산화막(25)을 증착하여 형성한 후 다시 그 위에 도핑된 제 2 폴리실리콘층(26)을 증착하여 형성한다. 그리고 이후 형성될 캐패시터 형성용 마스크를 이용한 사진공정을 실시하여 포토레지스트패턴(270)을 형성한다.
도 2b에 있어서, 제 1 폴리실리콘층(24)의 표면이 노출될 때까지 포토레지스트패턴(270)을 식각보호막으로 이용한 식각을 실시하여 제 2 폴리실리콘층(26), 캡핑용 산화막(25)의 일부를 제거하여 제 1 캐패시터패턴(26, 25)을 형성한다.
도 2c에 있어서, 필요한 게이트를 형성하기 위하여 사진공정으로 게이트 형성용 마스크를 이용하여 게이트 형성부위 및 캐패시터패턴(25) 주위에 제 2 포토레지스트패턴(280)을 형성한다.
도 2d에 있어서, 상기의 제 2 포토레지스트패턴(280)으로 보호되지 아니하는 부위의 제 1 폴리실리콘층(24) 및 게이트산화막(23)을 실리콘 기판(21)의 표면이 노출될 때까지 식각으로 제거한다. 그리고 형성된 소자 및 노출된 기판(21)의 전표면에 에이치엘디(high temperature low pressure dielectric)등으로 산화막을 증착한 다음 에치백을 실시하여 형성된 소자의 측면에 측벽(200)을 형성한다.
이후 도면에 도시되지는 않았지만 측벽을 이용한 이온주입을 실시하여 형성된 게이트의 측면 하단 부근에 엘디디(lightly doped drain) 및 소스/드레인을 형성하여 반도체 소자등을 완성한다.
상술한 바와 같이 종래의 기술에서는 듀알 게이트산화막 형성공정과 이중폴리실리콘층 형성기술이 별개의 공정으로 이루어지기 때문에 경우에 따라 즉 듀알 게이트산화막 형성과 이중폴리실리콘층 형성이 모두 필요로되는 공정에서는 마스킹 작업의 단계수 증가에 따른 공정수의 증대때문에 공정 코스트가 높아지게 된다.
본 발명의 목적은 이중폴리실리콘층(double poly)과 듀얼 게이트산화막을 단일공정에서 형성하도록 하고 또한 동일한 칩 내에 구동 전압이 서로 다른 소자를 단일공정으로 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 소자형성방법은, 필드산화막이 형성된 제 1 도전형 반도체기판 위에 제 1 절연막을 형성하는 단계와, 제 1 절연막 제 2 도전형 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막과 제 1 도전층 그리고 제 1 절연막의 소정부위를 제거하여 잔류한 제 1 절연막과 제 2 절연막으로 보호되는 제 1 게이트와 제 1 스토리지전극을 형성하고 동시에 필드산화막과 기판의 표면을 노출시키는 단계와, 반도체기판의 전 표면에 제 3 절연막을 형성하는 단계와, 제 3 절연막 위에 제 2 도전형 제 2 도전층 형성하는 단계와, 제 2 도전층과 제 3 절연막의 일부를 제거하여 제 1 게이트와 제 1 스토리지전극의 상부 표면 및 필드산화막과 반도체기판의 표면이 노출되도록 하고 동시에 제 1 스토리지전극 상부에 잔류한 제 2 절연막과 제 3 절연막 위에 제 2 스토리지전극과 소정부위의 제 3 절연막 위에 제 2 게이트를 형성하는 단계로 이루어지고, 또한 상술한 제 2 스토리지전극과 제 2 게이트 형성단계 이후에, 제 1 게이트와 제 2 게이트의 측면 하단 부근의 반도체 기판내에 제 2 도전형 불순물이온으로 엘디디영역을 형성하는 단계와, 제 1 게이트, 제 2 게이트, 제 1 스토리지전극, 제 2 스토리지전극 측면에 절연물질로 측벽을 형성하는 단계와, 반도체기판 내의 엘디디영역과 연결된 측면에 제 2 도전형 소스/드레인을 형성하는 단계와, 반도체기판의 전면에 층간절연막을 충분한 두께로 형성하는 단계를 더 포함하여 이루어지는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자 제조공정중 게이트절연막 형성 공정 단면도
도 2a 내지 도 2d는 종래 기술에 따른 반도체장치의 제조공정 단면도
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 제조공정 단면도
본 발명은 이중폴리실리콘층 형성공정과듀알 게이트산화막 형성공정을 단일공정으로 구현한다. 즉 입출력 부위 또는 특정영역은 메인 로직(main logic) 부위와 게이트산화막을 차별화하여 두께가 서로 상이한 트렌지스터를 제조할 수 있다.
또한 제 1 폴리실리콘층과 제 2 폴리실리콘층으로 이루어진 이중폴리실리콘층 형성시 그 층사이에 캡핑용 산화막을 자동적으로 형성할 수 있다. 즉 트렌지스터의 역할 측면에서 보면 제 1 폴리실리콘층과 제 1 게이트산화막으로 이루어진 제 1 트렌지스터와 제 2 폴리실리콘층과 제 2 게이트산화막으로 이루어진 제 2 트렌지스터가 형성되고 아날로그 공정을 구현하기 위한 캐패시터를 형성하기 위한 제 1 폴리실리콘층-캡핑용 산화막-제 2 폴리실리콘으로 캐패시터를 형성하게 된다.
일반적으로 로직(logic)의 경우 입출력부위와 메인 코아(main core) 부위의 동작전압을 다르게 하여 설계되고 시스템 경우에서도 그와 같이 요구하는 경향이 커지고 있다. 이는 데이타의 입출력시 외부전압을 그대로 수용하여 로직을 동작시키고 메인 코아에서는 낮은 전압으로 동작시키려는 의도때문이다. 따라서 이에따른 게이트산화막의 항복전압(breakdown voltage)과 문턱전압(threshold voltage)의 문제가 제기되는데 이를 위하여 듀알 게이트산화막 형성공정을 사용한다. 이와는 별도로 로직에서 아날로그신호를 구현하는 방법으로 이중폴리실리콘 형성공정이 널리 사용된다. 상술한 요구를 동시에 충족시키는 공정이 본 발명의 의의이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 소자제조공정 단면도이다.
도 3a에 있어서, 제 1 도전형 실리콘 기판(31) 상에 소자격리를 위한 필드산화막(32)을 로코스(LOCOS) 공정으로 형성한 다음 기판(31)의 표면에 제 1 절연막(33)을 질화막으로 증착하여 형성한다. 이때 제 1 절연막은 제 1 게이트 절연막이 되며 질화막 대신 기판의 표면을 열산화시켜 실리콘산화막을 형성할 수도 있다.
그리고 제 1 절연막(33) 위에 제 1 게이트와 제 1 스토리지전극을 형성하기 위한 제 2 도전형 불순물이 도핑된 제 1 폴리실리콘층(34)을 증착하여 형성한 후 그 위에 제 2 절연막(35)으로 질화막을 증착하여 형성한다. 이러한 질화막은 전기적으로 절연체이며 식각공정에서 식각에 대항하는 역할을 한다.
그 다음 이후 형성될 게이트 및 스토리지전극 형성용 마스크와 포토레지스트를 이용한 사진공정을 실시하여 제 1 포토레지스트패턴(370)을 제 2 절연막 위에 형성한다.
도 3b에 있어서, 상기 포토레지스트패턴(370)으로 보호되지 아니하는 부위의 제 2 절연막(35), 제 1 폴리실리콘층(34) 그리고 제 1 절연막(33)을 습식식각으로 제거하여 상부면과 하부면이 각각 잔류한 제 1 절연막(33)과 제 2 절연막(35)으로 보호되는 제 1 게이트(344)와 제 1 스토리지전극(34)을 형성하고 또한 필드산화막(32)과 기판(31)의 표면을 노출시킨다. 이때 도면상 죄측에 위치한 제 1 게이트는 이후 제 1 트렌지스터가 되며 이러한 제 1 트렌지스터의 제 1 게이트의 게이트절연막의 두께는 제 1 절연막의 두께를 갖게 된다.
도 3c에 있어서, 노출된 기판(31)의 표면과 노출된 제 1 게이트(344) 및 제 1 스토리지전극(34)의 측면을 보호하기 위하여 다시 기판(31)의 전 표면에 열산화를 실시하여 제 3 절연막(36)을 형성한다. 이때 성장시킨 제 3 절연막인 열산화막(36)의 성장 두께는 제 1 게이트(34) 하부에 잔류하고 있는 제 1 절연막(33)의 두께와 상이하게 형성하는데 이는 요구되는 트렌지스터의 요구전압에 부응하기 위해서이고, 또한 제 1 게이트(344) 및 제 1 스토리지전극(34) 상부에 잔류하고 있는 제 2 절연막(35)인 질화막 하부에서도 산화반응이 진행되어 제 2 절연막(35)과 제 1 게이트(344) 및 제 1 스토리지전극(34) 사이에도 제 3 절연막(36)이 형성되고 이때의 산화막은 층간버퍼용으로도 작용한다.
그리고 다시 제 3 절연막(36)인 산화막 위에 제 2 도전형 불순물이 도핑된 제 2 폴리실리콘층(37)을 증착하여 형성하고 다시 그 위에 포토레지스트를 도포하고 제 2 게이트 및 제 2 스토리지전극 형성용 마스크를 이용한 사진공정을 실시하여 제 2 포토레지스트패턴(380)을 형성한다. 이때 캐패시터 형성부위의 제 1 스토리지전극(34) 상부에는 이중폴리실리콘층 형성으로 만들어질 제 2 스토리지전극을 형성하기 위한 포토레지스트패턴(380)이 형성되고, 도면상 제 1 게이트(344) 좌측에는 제 2 게이트 형성을 위한 포토레지스트패턴(380)이 위치한다.
도 3d에 있어서, 상기한 제 2 포토레지스트패턴(380)으로 보호되지 아니하는 부위의 제 2 폴리실리콘층(37)과 제 3 절연막(36)을 식각으로 제거하여 제 1 게이트(344)와 제 1 스토리지전극(34)의 상부 표면 및 필드산화막(32)과 기판(31)의 표면이 노출되도록 한다. 그 결과 제 1 스토리지전극(34) 상부에 잔류한 제 2 절연막(35)과 제 제 3 절연막(36) 위에 제 2 스토리지전극(37)이 형성되고 도면상 제 1 게이트(344) 좌측에 제 3 절연막(36) 위에 제 2 게이트(377)가 형성되며, 이때 제 2 게이트의 게이트 절연막은 잔류한 제 3 절연막(36)으로서 상술한 바와 같이 요구되는 트렌지스터의 문턱전압 차이로 인해 그 두께는 제 1 게이트(34)의 두께와 상이하다.
도 3e에 있어서, 제 2 도전형 불순물 이온주입을 제 1 게이트(344)와 제 2 게이트(377)를 마스크로 이용하여 저농도로 실시하여 게이트의 측면 하단 부근의 기판(31)내에 엘디디영역을 형성한 다음, 기판(31)의 전표면에 산화막을 두껍게 증착한 후 에치백을 실시하여 형성된 각각의 소자의 측면에 측벽(300)을 형성한다. 이때 형성된 측벽(300)은 제 2 게이트 및 제 2 스토리지전극 형성을 위한 식각에서 노출된 각각의 소자의 측면부위를 주위로 부터 절연시키면서 또한 트랜지스터 형성시 고농도 불순물주입영역 형성을 위한 마스크로 이용된다.
그리고 제 1 게이트와 제 2 게이트의 측벽(300)을 마스크로 이용한 제 2 도전형 불순물 이온주입을 고농도로 실시하여 소스/드레인 영역을 위한 불순물 주입부를 형성한 뒤 열처리공정을 통해 불순물이온들을 충분히 기판(31)내로 확산시켜 소스/드레인 영역을 형성한 다음 기판(31)의 전면에 층간절연막(도시 안됨)을 충분한 두께로 증착하여 형성하므로서 트렌지스터 및 캐패시터를 완성한다.
따라서, 본 발명은 시스템 설계시 이중폴리실리콘층 형성공정을 위한 아날로그 반도체칩의 구현과 입출력부와 코아부의 동작전압이 다른 소자 설계시 종래의 기술과 비교하여 단순한공정을 제공하는 장점을 제공한다.
Claims (7)
- 필드산화막이 형성된 제 1 도전형 반도체기판 위에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 위에 제 2 도전형 제 1 도전층을 형성하는 단계와,상기 제 1 도전층 위에 제 2 절연막 형성하는 단계와,상기 제 2 절연막, 상기 제 1 도전층 그리고 상기 제 1 절연막의 소정부위를 제거하여 잔류한 상기 제 1 절연막과 상기 제 2 절연막으로 보호되는 제 1 게이트와 제 1 스토리지전극을 형성하고 동시에 상기 필드산화막과 상기 기판의 표면을 노출시키는 단계와,상기 반도체기판의 전 표면에 제 3 절연막을 형성하는 단계와,상기 제 3 절연막 위에 제 2 도전형 제 2 도전층을 형성하는 단계와,상기 제 2 도전층과 상기 제 3 절연막의 일부를 제거하여 상기 제 1 게이트와 상기 제 1 스토리지전극의 상부 표면 및 상기 필드산화막과 상기 반도체기판의 표면이 노출되도록 하고 동시에 상기 제 1 스토리지전극 상부에 잔류한 상기 제 2 절연막과 상기 제 3 절연막 위에 제 2 스토리지전극과 소정부위의 상기 제 3 절연막 위에 제 2 게이트를 형성하는 단계로 이루어진 반도체장치의 소자제조방법.
- 청구항 1에 있어서 상기 제 2 스토리지전극과 상기 제 2 게이트 형성단계 이후에,상기 제 1 게이트와 상기 제 2 게이트의 측면 하단 부근의 상기 반도체 기판내에 제 2 도전형 불순물이온으로 엘디디영역을 형성하는 단계와,상기 제 1 게이트, 제 2 게이트, 제 1 스토리지전극, 제 2 스토리지전극 측면에 절연물질로 측벽을 형성하는 단계와,상기 반도체기판 내의 상기 엘디디영역과 연결된 측면에 제 2 도전형 소스/드레인을 형성하는 단계와,상기 반도체기판의 전면에 층간절연막을 충분한 두께로 형성하는 단계를 더 포함하여 이루어지는 것이 특징인 반도체장치의 소자제조방법.
- 청구항 1에 있어서, 상기 제 1 절연막과 상기 제 2 절연막은 질화막으로 형성하는 것이 특징인 반도체장치의 소자제조방법.
- 청구항 3에 있어서, 상기 제 1 절연막은 실리콘산화막으로 형성하는 것이 특징인 반도체장치의 소자제조방법.
- 청구항 1에 있어서, 상기 제 3 절연막은 산화막으로 형성하는 것이 특징인 반도체장치의 소자제조방법.
- 청구항 1에 있어서, 상기 제 3 절연막의 두께와 상기 제 1 절연막의 두께를 상이하게 형성하는 것이 특징인 반도체장치의 소자제조방법.
- 청구항 1에 있어서, 상기 제 1 게이트과 제 1 스토리지전극 및 상기 제 2 게이트와 제 2 스토리지전극은 각각 사진식각공정으로 형성하는 것이 특징인 반도체장치의 소자제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063649A KR100240096B1 (ko) | 1997-11-28 | 1997-11-28 | 반도체장치의 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063649A KR100240096B1 (ko) | 1997-11-28 | 1997-11-28 | 반도체장치의 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990042744A KR19990042744A (ko) | 1999-06-15 |
| KR100240096B1 true KR100240096B1 (ko) | 2000-01-15 |
Family
ID=19525820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970063649A KR100240096B1 (ko) | 1997-11-28 | 1997-11-28 | 반도체장치의 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100240096B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9570555B1 (en) | 2015-10-29 | 2017-02-14 | International Business Machines Corporation | Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices |
-
1997
- 1997-11-28 KR KR1019970063649A patent/KR100240096B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9570555B1 (en) | 2015-10-29 | 2017-02-14 | International Business Machines Corporation | Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices |
| US10090202B2 (en) | 2015-10-29 | 2018-10-02 | International Business Machines Corporation | Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices |
| US10236212B2 (en) | 2015-10-29 | 2019-03-19 | International Business Machines Corporation | Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices |
| US10304741B2 (en) | 2015-10-29 | 2019-05-28 | International Business Machines Corporation | Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices |
| US10340189B2 (en) | 2015-10-29 | 2019-07-02 | International Business Machines Corporation | Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990042744A (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| US6689648B2 (en) | Semiconductor device having silicon on insulator and fabricating method therefor | |
| KR100278273B1 (ko) | 반도체장치의콘택홀형성방법 | |
| US6509216B2 (en) | Memory structure with thin film transistor and method for fabricating the same | |
| EP0516338B1 (en) | Self aligned polysilicon gate contact | |
| US7432163B2 (en) | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween | |
| KR100258880B1 (ko) | 반도체 소자의 제조방법 | |
| KR100240096B1 (ko) | 반도체장치의 소자 제조방법 | |
| KR100240682B1 (ko) | 반도체장치의 제조방법 | |
| US6228708B1 (en) | Method of manufacturing high voltage mixed-mode device | |
| US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
| US5714787A (en) | Semiconductor device with a reduced element isolation region | |
| KR20000045456A (ko) | 반도체소자의 제조방법 | |
| KR100344825B1 (ko) | 반도체소자의 제조방법 | |
| US6573192B1 (en) | Dual thickness gate oxide fabrication method using plasma surface treatment | |
| KR100674647B1 (ko) | 고전압용 반도체 소자의 제조 방법 | |
| KR100477786B1 (ko) | 반도체소자의 콘택 형성 방법 | |
| KR100412147B1 (ko) | 반도체장치의 제조방법 | |
| KR0137554B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR100372638B1 (ko) | 전계효과 트랜지스터 제조방법 | |
| KR100240249B1 (ko) | 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 | |
| JP3148227B2 (ja) | 半導体装置の製造方法 | |
| US20050090084A1 (en) | Method of forming a gate structure | |
| KR20000035224A (ko) | 반도체장치 및 그 제조방법 | |
| KR940022796A (ko) | 트랜지스터 격리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090922 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |