KR100249183B1 - 격리막 형성 방법 - Google Patents

격리막 형성 방법 Download PDF

Info

Publication number
KR100249183B1
KR100249183B1 KR1019970023590A KR19970023590A KR100249183B1 KR 100249183 B1 KR100249183 B1 KR 100249183B1 KR 1019970023590 A KR1019970023590 A KR 1019970023590A KR 19970023590 A KR19970023590 A KR 19970023590A KR 100249183 B1 KR100249183 B1 KR 100249183B1
Authority
KR
South Korea
Prior art keywords
forming
active region
nitride film
film
isolation
Prior art date
Application number
KR1019970023590A
Other languages
English (en)
Other versions
KR19990000590A (ko
Inventor
김용국
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970023590A priority Critical patent/KR100249183B1/ko
Publication of KR19990000590A publication Critical patent/KR19990000590A/ko
Application granted granted Critical
Publication of KR100249183B1 publication Critical patent/KR100249183B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은 필드 산화막이 활성 영역을 침범하지 않기 위한 격리막 형성 방법에 관한 것이다.
본 발명의 격리막 형성 방법은 격리 영역과 활성 영역이 정의된 기판상에 제 1 절연막을 형성하는 단계, 상기 활성 영역의 기판에만 이온화된 질소 가스를 주입하는 단계, 상기 제 1 절연막을 제거하는 단계, 전면을 열처리하여 상기 활성 영역에는 질화막을 형성하고, 상기 격리 영역에는 격리막을 형성하는 단계와, 상기 질화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

격리막 형성 방법
본 발명은 격리막 형성 방법에 관한 것으로, 특히 고집적 소자의 격리 특성을 향상시키는 격리막 형성 방법에 관한 것이다.
종래 기술에 따른 격리막 형성 방법은 도 1a에서와 같이, 격리 영역이 정의된 반도체 기판(11)상에 열산화 공정으로 산화막(12)을 형성한 다음, 상기 산화막(12)상에 실리콘 질화막(Si3N4)(13)을 형성한다.
도 1b에서와 같이, 상기 실리콘 질화막(13)상에 감광막(14)을 도포한 다음, 상기 감광막(14)을 상기 격리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막(14)을 마스크로 이용하여 상기 실리콘 질화막(13)과 산화막(12)을 선택적으로 식각한다.
도 1c에서와 같이, 상기 감광막(14)을 제거한 다음, 상기 실리콘 질화막(13)을 마스크로 이용하여 전면에 열산화 공정으로 상기 격리 영역의 반도체 기판(11) 표면에 필드 산화막(15)을 성장 시킨다.
도 1d에서와 같이, 상기 반도체 기판(11)상에 형성된 실리콘 질화막(13) 및 산화막(12)을 제거한다.
종래의 격리막 형성 방법은 필드 산화막을 성장시키면 실리콘 질화막 가장자리 쪽으로 버즈빅(Bird's Beak)이 발생되어 상기 필드 산화막이 활성 영역을 침범하기 때문에 활성 영역이 줄어듬으로써 설계마진이 감소되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 필드 산화막이 활성 영역을 침범하지 않는 격리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 격리막 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 격리막 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 산화막
33 : 감광막 34 : 질소 가스
35 : 질화막 36 : 필드 산화막
본 발명의 격리막 형성 방법은 격리 영역과 활성 영역이 정의된 기판상에 제 1 절연막을 형성하는 단계, 상기 활성 영역의 기판에만 이온화된 질소 가스를 주입하는 단계, 상기 제 1 절연막을 제거하는 단계, 전면을 열처리하여 상기 활성 영역에는 질화막을 형성하고, 상기 격리 영역에는 격리막을 형성하는 단계와, 상기 질화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 격리막 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 격리막 형성 방법을 나타낸 공정 단면도이다.
도 2a에서와 같이, 격리 영역이 정의되며 p형인 반도체 기판(31)상에 열산화 공정으로 산화막(32)을 형성한 다음, 상기 산화막(32)상에 감광막(33)을 도포한다.
이어 상기 감광막(33)을 상기 격리 영역 상측에만 남도록 선택적으로 노광 및 현상한다.
도 2b에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(33)을 마스크로 이용하여 이온화한 질소(N2) 가스(34)를 전면에 주입한다.
도 2c에서와 같이, 상기 감광막(33)과 산화막(32)을 제거하고, 전면에 열산화 공정으로 상기 격리 영역의 반도체 기판(31) 표면에 필드 산화막(36)을 성장 시킨다. 여기서 상기 질소 가스(34)가 주입된 부분은 내산화성인 질화막(35)이 형성되기 때문에 산화막이 성장하지 않는다. 그리고 종래 기술의 버즈빅이 발생되는 부분도 상기 질화막(35)이 형성된다.
도 2d에서와 같이, 상기 질화막(35)을 SF6＋He 또는 CF4＋O2가스 등을 이용하여 제거한다.
본 발명의 반도체 장치의 격리막 형성 방법은 활성 영역에 이온화된 질소 가스를 주입한 후, 필드 산화막을 성장시키기 위한 열처리 공정시 상기 질소 가스가 주입된 부분은 질화막이 형성되어 필드 산화막이 성장되지 않으므로 버즈빅의 발생을 억제하여 상기 필드 산화막이 활성 영역을 침범하지 않기 때문에 설계마진이 증가하는 효과가 있다.

Claims (2)

  1. 격리 영역과 활성 영역이 정의된 기판상에 제 1 절연막을 형성하는 단계;
    상기 활성 영역의 기판에만 이온화된 질소 가스를 주입하는 단계;
    상기 제 1 절연막을 제거하는 단계;
    전면을 열처리하여 상기 활성 영역에는 질화막을 형성하고, 상기 격리 영역에는 격리막을 형성하는 단계;
    상기 질화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 격리막 형성 방법.
  2. 상기 제 1 항에 있어서,
    상기 질화막을 SF6＋He 또는 CF4＋O2가스를 이용하여 제거함을 특징으로 하는 격리막 형성 방법.
KR1019970023590A 1997-06-09 1997-06-09 격리막 형성 방법 KR100249183B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970023590A KR100249183B1 (ko) 1997-06-09 1997-06-09 격리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970023590A KR100249183B1 (ko) 1997-06-09 1997-06-09 격리막 형성 방법

Publications (2)

Publication Number Publication Date
KR19990000590A KR19990000590A (ko) 1999-01-15
KR100249183B1 true KR100249183B1 (ko) 2000-03-15

Family

ID=19508915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970023590A KR100249183B1 (ko) 1997-06-09 1997-06-09 격리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100249183B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022570A (ko) * 1991-05-22 1992-12-19 문정환 제너다이오드 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022570A (ko) * 1991-05-22 1992-12-19 문정환 제너다이오드 제조방법

Also Published As

Publication number Publication date
KR19990000590A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
JP3273636B2 (ja) 集積回路及びその製造方法
JPS5852339B2 (ja) 半導体装置の製造方法
US5773336A (en) Methods of forming semiconductor active regions having channel-stop isolation regions therein
KR100249183B1 (ko) 격리막 형성 방법
JPH07307305A (ja) 注入マスク上に低温酸化層を用いた、フィールド注入領域が下層をなすフィールド酸化層形成方法
KR100249167B1 (ko) 격리막 형성 방법
KR100354869B1 (ko) 소자분리막 형성 방법
KR930010729B1 (ko) 반도체 소자의 격리영역 형성방법
KR100198600B1 (ko) 반도체 장치의 플레이너 격리영역 형성방법
KR100226743B1 (ko) 소자 격리층 형성 방법
KR100239403B1 (ko) 격리막 형성 방법
KR0140809B1 (ko) 반도체 장치의 소자 분리 공정에서의 완충 폴리실리콘막 제거방법
KR100422960B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR100268902B1 (ko) 반도체소자의소자격리층형성방법
JP2602142B2 (ja) 半導体装置の製造方法
KR0151226B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100227189B1 (ko) 반도체장치의 소자분리방법
KR0161858B1 (ko) 반도체 소자의 격리방법
KR0151607B1 (ko) 반도체 소자의 필드산화막 형성방법
KR0179019B1 (ko) 고전압 소자 제조방법
KR920008398B1 (ko) Locos 아이솔레이션 셀 제조방법
KR930008645B1 (ko) 반도체 소자 격리방법
KR100204415B1 (ko) 반도체 소자 분리방법
JPH05211233A (ja) 半導体装置の製造方法
KR19980067839A (ko) 격리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee