KR100204415B1 - 반도체 소자 분리방법 - Google Patents

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Abstract

본 발명은 반도체 소자 분리방법에 관한 것으로, 버즈 빅의 크기를 줄이는데 목적이 있으며, 실리콘 기판 위에 패드 옥사이드층과 폴리 실리콘층과 제1실리콘 나이트라이드층을 차례로 형성한 후 소자 분리 영역을 정의하고 이와 같이 정의된 소자 분리 영역의 실리콘 나이트라이드층과 폴리 실리콘층과 패드 옥사이드층을 제거하여 소자 분리 영역을 구축하는 단계; 상기 소자 분리 영역의 실리콘 기판에 그루브를 형성하기 위한 에칭단계; 상기 그루브에 필드 지역의 문턱 전압을 높이기 위한 채널 - 스톱 이온을 주입하는 단계; 이온이 주입된 그루브의 표면에 그루브 양측의 패드 옥사이드층보다 얇은 패드 옥사이드층을 성장시키는 단계; 제2실리콘 나이트라이드층을 증착한 후 에칭하여 소자 분리 영역의 양측에 분포하는 실리콘 나이트라이드 사이드월을 형성하는 단계; 및 필드 옥시데이션 단계로 구성되어 있다. 이와 같은 본 발명에 의한 반도체 소자 분리방법은 일반적으로 사용되는 로코스와 그 응용 기술인 폴리버퍼드 로코스 및 사이드월 마스크트 아이솔레이션보다도 감소된 버즈 빅 길이를 나타내므로 집적도 측면에서 매우 유리하고, 또한 필드 모스페트의 문턱 전압의 증가와 서브스레시홀드 슬로프가 필드 쪽에서 유리한 값을 나타낸다.

Description

반도체 소자 분리방법
제1도의 a, b, c, d, e, f, g도는 본 발명의 소자 분리방법에 대한 공정도.
제2도는 본 발명의 방법에 의해 완성된 소자 분리 구조도.
제3도의 a, b, c, d도는 본 발명의 방법에 의해 완성된 소자 분리 구조와 다른 방법에 의해 완성된 소자 분리 구조를 비교하여 보인 도면으로써,
a도는 일반적인 로코스(semi - recessed LOCOS)에 의한 소자 분리 결과이고,
b도는 폴리 버퍼드 로코스(PBL)에 의한 소자 분리 결과이며,
c도는 사이드 월 마스크트 아이솔레이션(SWAMI)에 의한 소자 분리 결과이고,
d도는 본 발명에 의한 소자 분리 결과이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드 옥사이드층
3 : 폴리 실리콘층 4 : 실리콘 나이트라이드층
5 : 그루브 6 : 제2패드 옥사이트층
7 : 실리콘 나이트라이드 사이드월
본 발명은 반도체 소자 분리방법에 관한 것으로, 특히 폴리버퍼트 패드(Polybuffered pad)층과 사이드월 마스트(sidewall mask)로써 실리콘 나이트라이드(Si3N4)를 사용하여 버즈 빅(bird's beak)의 길이를 줄이고 필드쪽에 유리한 전기적 특성을 얻을 수 있는 반도체 소자 분리방법에 관한 것이다.
소자 분리는 집적 회로 공정에 있어서 중요한 관심 대상중의 하나이며, 집적 회로의 집적도를 높이려는 측면에서 매우 중요한 문제가 된다.
이와 같은 소자 분리 구조에 있어서, 분리 영역에서는 필드 산화막 아래의 증가된 도핑 농도와 두꺼운 산화막으로 인한 작은 전류를 나타내어야 하며, 또한 쉽게 턴 - 온 되어서는 안되는 것이 요구된다.
일반적인 소자 분리의 한 방법으로 실리콘 나이트라이드와 실리콘 기판 사이에 버퍼층으로써 패드 옥사이드층을 성장시켜 구성하는 로코스가 집적 회로에서 가장 널리 사용되고 있다.
그러나, 상기한 바와 같은 일반적인 로코스 공정은 커다란 버즈 빅 길이와 실제 소자 영역으로서의 채널 - 스톱(channel - stop) 이온의 측면 확산으로 인하여 실제 영역에서 면적의 손실을 가져옴으로써 소규모 회로에서 사용할 때 어려움이 있게 된다. 그러므로 로코스는 버즈 빅의 길이를 줄이고 소자 공정을 위한 충분한 영역을 확보하기 위하여 필드 산화막의 두께가 줄어들어야 함이 요구된다.
그러나, 상기한 바와 같은 필드 산화막 두께의 감소는 상호 연결 정전 용량의 증가 때문에 회로의 성능을 악화시키고, 더하여 필드 산화막 아래의 실리콘 표면으로의 누설 전류의 증가를 가져옴으로써 주의가 요망된다. 즉 채털 - 스톱 양의 증가로 누설 전류는 감소되지만 채널 - 스톱의 측면 확산의 증가로 채널 폭이 감소하게 되며, 이에 따른 전류 이득의 감소를 나타내므로 이들간의 적절한 최적화가 필요하게 된다.
이와 같은 문제점들을 개선하기 위하여 최근 폴리버퍼드 로코스, 사이드윌 마스크트 아이솔레이션 및 시일드 인터페이스 로컬 옥시데이션 등과 같은 여러 가지 소자 분리 방법 연구되고 있으나, 상술한 바와 같은 원천적인 문제, 즉 비교적 커다란 버즈 빅을 초래한다는 문제와 전류 이득의 감소 문제를 완전하게 해소할 수는 없었다.
본 발명은 상기와 같은 문제를 해소하기 위하여 안출한 것으로, 버즈 빅의 길이를 줄임과 아울러 필드쪽에 유리한 전기적 특성을 얻을 수 있는 반도체 소자 분리방법을 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 목적은, 실리콘 기판 위에 패드 옥사이드층과 폴리 실리콘층과 제1실리콘 나이트라이드층을 차례로 형성한 후 소자 분리 영역을 정의하고 이와 같은 정의된 소자 분리 영역의 실리콘 나이트라이드층과 폴리 실리콘층과 패드 옥사이드층을 제거하여 소자 분리 영역을 구축하는 단계; 상기 소자 분리 영역의 실리콘 기판에 그루브를 형성하기 위한 에칭단계; 상기 그루브에 필드 지역의 문턱 전압을 높이기 위한 채널 - 스톱 이온을 주입하는 단계; 이온이 주입된 그루브의 표면에 그루브 양측의 패드 옥사이드층보다 얇은 패드 옥사이드층을 성장시키는 단계; 제2실리콘 나이트라이드층을 증착한 후 에칭하여 소자 분리 영역의 양측에 분포하는 실리콘 나이트라이드 사이드월을 형성하는 단계; 및 필드 옥시데이션 단계로 구성함을 특징으로 하는 반도체 소자 분리방법을 제공함으로써 달성된다.
이와 같은 본 발명에 으하면, 실리콘 기판과 실리콘 나이트라이드층간의 스트레스 이행을 완충시키는 역할을 하는 폴리 실리콘층의 사용과 얇은 패드 옥사이드층으로 인한 감소된 버즈 빅 크기를 나타내고, 필드 옥시데이션시 측면보다는 그루브의 아래 부분에서 중점적으로 옥시데이션이 발생하므로 버즈 빅의 크기를 줄일 수 있다. 또한 사이드 월로써 증착된 두 번째 실리콘 나이트라이드층은 필드 옥사이드 성장시 옥사이드층이 들려 올려지는 것을 억제하므로 보다 감소된 버즈 빅을 갖는 소자 분리 구조를 얻을 수 있다. 즉 일반적으로 사용되는 로코스와 그 응용 기술인 폴리버퍼드 로코스 및 사이드월 마스크트 아이솔레이션보다도 감소된 버스 빅 길이를 나타내므로 집적도 측면에서 매우 유리하게 된다. 또한 필드 모스페트(Field MOSFET)의 문턱 전압의 증가와 서브스레시홀드 슬로프(subthreshold slope)가 필드 쪽에서 유리한 값을 나타낸다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명한다.
첨부한 제1도의 (a)(b)(c)(d)(e)(f)는 본 발명의 반도체 소자 분리방법에 대한 공정도이고, 제2도는 본 발명에 의해 완성된 소자 분리 구조도이다.
도면에서 참조 부호 1은 실리콘 기판, 2는 패드 옥사이드층, 3은 폴리 실리콘층, 4는 실리콘 나이트라이드층, 5는 그루브, 6은 제2패드 옥사이드층, 7은 실리콘 나이트라이드 사이드월이다.
a 및 b에 도시된 바와 같이, 본 발명에 의한 반도체 소자 분리 방법의 첫 단계는 소자 분리 영역을 구축하는 단계이다. 즉 실리콘 기판(1) 위에 열 산화막을 패드 옥사이드층(2)으로써 성장시킨 후, 그 위에 폴리 실리콘층(3)을 증착, 형성한다. 그리고 산화 마스크로써 실리콘 나이트라이드층(4)을 형성한 후 포토리소그래피 공정을 이용하여 실제 영역, 예컨대 소자 분리 영역을 정의한 후 이와 같이 정의된 소자 분리 영역의 실리콘 나이트라이드층(4)과 폴리 실리콘층(3)을 에칭하고 패드 옥사이드층(2)을 제거하여 소자 분리 영역을 구축한다.
그런 다음 c도에 도시한 바와 같이, 소자 분리 영역의 노출된 실리콘 기판(1)을 에칭하여 소정의 그루브(5)를 형성하는 공정을 진행한다.
상기한 그루브(5)에 필드 지역의으 문턱 전압을 높이기 위한 채널 - 스톱 이온, 즉 n채널의 경우, 보론을 주입하는 단계(d)를 진행한 후, 이온이 주입된 그루브(5)의 표면에 그 그루브의 양측에 있는 제1패드 옥사이드층(2) 보다 얇은 제2패드 옥사이드층(6)을 성장시킨다. 이와 같은 상태가 (e)도에 도시되어 있다.
이 후, 상기와 같이된 소자 분리 영역에 제2실리콘 나이트라이드를 증착한 후 에칭공정을 진행하여 (f)에서 보는 바와 같이, 소자 분리 영역의 양측에 분포하는 실리콘 나이트라이드 사이드월(7)을 형성한다.
마지막으로 필드 옥시데이션을 진행하여 제2도에 도시한 바와 같은 소자 분리 구조를 완성하는 것이다.
여기서, 상기한 폴리 실리콘층은 실리콘 기판과 실리콘 나이트라이트층 간의 스트레스의 이행을 완충시키는 역할을 하므로 본 발명에서는 스트레스를 최소화시키는 관점에서 폴리를 사용하였으며, 또한 폴리의 사용으로 인한 얇은 패드 옥사이드 때문에 감소된 버즈 빅 길이를 나타내므로 집적도 측면에서 유리한 특성을 나타낼 수 있다. 또 실리콘 기판의 에칭은 필드 옥시데이션시 측면보다는 그루브의 아래 부분에서 중점적으로 옥시데이션이 발행하여 버즈 빅의 길이가 줄어들도록 하기 위하여 응용하였으며, 실리콘 에칭시 소정의 캐비티가 형성되게 된다.
또한 사이드월로서 증착된 두 번째 실리콘 나이트라이드층은 필드 옥사이드 성장시 옥사이드층이 들려 올려지는 것을 억제하므로 보다 감소된 버즈 빅 크기를 갖는 소자 분리 구조를 얻을 수 있다.
이와 같은 본 발명에 의한 소자 분리 구조에서 나타나는 버즈 빅의 크기 감소 효과를 제3도에 나타내었고, 또 전기적 특성 효과를 아래의 표에 나타내었는 바, 이를 살펴보면 다음과 같다.
첨부한 제3도의 a, b, c, d는 본 발명에 의해 완성된 소자 분리 구조와 다른 방법에 의해 완성된 소자 분리 구조를 비교하여 보인 도면으로써, a는 일반적인 로크스(semi - recessed LOCOS)에 의한 소자 분리 결과이고, b는 폴리 버퍼드 로코스(PBL)에 의한 소자 분리 결과이며, c는 사이드 월 마스크트 아이솔레이션(SWAMI)에 의한 소자 분리 결과이고, d는 본 발명에 의한 소자 분리 결과이다.
도시된 바와 같이, 본 발명에 의한 소자 분리 경우가 다른 방법들에 비하여 버즈 빅의 크기가 감소되었음을 알 수 있다.
또 아래의 표에서와 같이, 본 발명의 경우가 다른 로코스 공정과 비교할 때 필드 쪽에서 유리한 커다란 문턱 전압을 나타내고 있음을 볼 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명의 반도체 소자 분리방법에 의하면, 실리콘 기판과 실리콘 나이트라이드층간의 스트레스 이행을 완충시키는 역할을 하는 폴리 실리콘층 사용과 얇은 패드 옥사이드층으로 인한 감소된 버즈 빅 크기를 나타내고, 필드 옥시데이션시 측면보다는 그루브의 아래 부분에서 중점적으로 옥시데이션이 발생하므로 버즈 빅의 크기를 줄일 수 있다. 또한 사이드 월로써 증착된 두 번째 실리콘 나이트라이드층은 필드 옥사이드 성장시 옥사이드층이 들려 올려지는 것을 억제하므로 보다 감소된 버즈 빅을 갖는 소자 분리 구조를 얻을 수 있다. 즉 일반적으로 사용되는 로코스와 그 응용 기술인 폴리버퍼드 로코서 및 사이드월 마스크트 아이솔레이션보다도 감소된 버즈 빅 길이를 나타내므로 집적도 측면에서 매우 유리하게 된다. 또한 필드 모스페트의 문턱 전압의 증가와 서브스레시홀드 슬로프가 필드 쪽에서 유리한 값을 나타낸다.
이상에서 설명한 것은 본 발명에 의한 반도체 소자 분리방법을 실시하기 위한 하나의 실시예에 불과한 것으로, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 고안이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (1)

  1. 실리콘 기판 위에 패드 옥사이드층과 폴리 실리콘층과 제1실리콘 나이트라이드층을 차례로 형성한 후 소자 분리 영역을 정의하고 이와 같이 정의된 소자 분리 영역의 실리콘 나이트라이드층과 폴리 실리콘층과 패드 옥사이드층을 제거하여 소자 분리 영역을 형성하는 단계; 상기 소자 분리 영역의 실리콘 기판에 그루브를 형성하기 위한 에칭 단계; 상기 그루브에 필드 지역의 문턱 전압을 높이기 위한 채널 - 스톱 이온을 주입하는 단계; 이온이 주입된 그루브의 표면에 그루브 양측의패드 옥사이드층보다 얇은 패드 옥사이드층을성장시키는 단계; 제2실리콘 나이트라이드층을 증착한 후 에칭하여 소자 분리 영역의 양측에 분포하는 실리콘 나이트라이드 사이드월을 형성하는 단계; 및 필드 옥시데이션 단계로 구성함을 특징으로 하는 반도체 소자 분리방법.
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