KR0179019B1 - 고전압 소자 제조방법 - Google Patents

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구자경
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구본준
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Abstract

본 발명은 누설 전류를 방지할 수 있고 고집적 소자에 적합하도록 한 고전압 소자 제조방법을 제공하기 위한 것으로 이를 위해 기판상에 베리어 산화막과 질화막을 차례로 형성한 다음 포토/ 에치 공정으로 활성 영역과 활성 영역을 격리하기 위한 소자 격리 영역의 질화막을 선택적으로 제거하는 단계 ; 상기 패터닝되어진 질화막을 마스크로하여 필드 이온을 주입하는 단계 ; 필드 산화를 실시하여 베리어 산화막을 상기 질화막의 두께까지 확장하여 성장시키는 단계 ; 상기 패터닝되어진 질화막과 질화막과 같은 높이로 성장된 베리어 산화막상에 포토레지스트를 도포하고 선택적으로 패터닝하여 이를 마스크로 하여 상기 베리어 산화막과 질화막을 선택적으로 제거하는 단계 ; 상기 베리어 산화막과 질화막이 제거된 부위에 고전압 트랜지스터의 문턱전압을 높이기 위한 저준위 불순물을 주입하는 단계가 차례로 포함되어 이루어진다.

Description

고전압 소자 제조방법
제1도는 종래의 제조 공정단면도.
제2도는 본 발명의 제조 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : N-형 실리콘 웨이퍼 2, 2a : 베리어 실리콘 산화막
3 : 질화막 PR1,PR2: 감광제
본 발명은 고전압 소자 제조방법에 관한 것으로, 특히 실리콘 기판의 데미지(Damage)를 방지하여 누설 전류를 감소시킬 수 있도록 한 방법에 관한 것이다.
종래의 제조공정을 첨부된 제1도(a)내지 제1도(c)를 참조하여 상술하면 다음과 같다.
먼저, 제1도(a)와 같이, N-형 실리콘 웨이퍼(20)상에 베리어(barrier)용 실리콘 산화막(21)을 형성하고 제1도(b)와 같이 상기 실리콘 산화막(21)위에 질화막(22)을 증착한 다음 이 질화막(22)상에 액티브 영역으로서의 아일랜드(Island)형성을 위하여 감광제(PR10)를 이용한 포토/에칭 공정을 실시하여 질화막(22)의 불필요한 부분을 제거한다.
이어, 제1도(c)와 같이, 상기 질화막(22)과 실리콘 산화막(21)상에 P형 채널 트랜지스터를 형성하기 위하여 감광제(PR11)를 이용한 포토/에치 공정을 실시하여 불필요한 질화막(22)과 실리콘 산화막(21)의 부위를 제거한 다음 제거된 부위에 불순물을 주입한다.
도면에 도시되지 않았지만, 후속되는 공정으로 필드 산화후에 고전압 NMOS 트랜지스터의 게이트가 필드 산화막상에 구성되어지고, 이온 주입된 P-형 불순물 이온 주입 영역은 일종의 채널 스탑층의 역할을 하여 문턱전압을 높이게 되어 트랜지스터가 고전압하에서 동작하게 된다.
그러나 상기 종래 기술은 다음과 같은 문제점이 있었다.
원하는 패턴을 형성하기 위한 포토 공정후의 에치공정시 액티브 영역의 질화막(22)을 에치하는 동안 질화막(22)이외의 다른 부분인 베리어 실리콘 산화막(21) 두께가 얇은 관계로 N-형 실리콘 웨이퍼(20)의 표면에 데미지(Damage)를 주게 되고 결국 이 데미지는 누설 전류의 발생의 원인이 되었다.
만약, 베리어 실리콘 산화막(21)의 두께를 상향 조절할 시는 질화막(22)의 두께와 비슷하게 형성해야하나 이 경우에는 필드 산화시 버즈 비크(Bird's Beak)에 의한 영향으로 액티브 영역이 줄어들게 된다.
본 발명은 상기 단점을 제거키 위한 것으로 이를 첨부된 제2도(a)내지 제2도(d)를 참조하여 상술하면 다음과 같다.
먼저, 제2도(a)와 같이, N-형 실리콘 웨이퍼(1)상에 베리어 실리콘 산화막(2)을 형성한다.
그리고 제2도(b)와 같이, 상기 베리어 실리콘 산화막(2)상에 질화막(3)을 전체적으로 증착시키고 감광제(PR1)를 이용한 포토/에치 공정으로 상기 질화막(3)을 선택적으로 패터닝한다.
이어, 패터닝된 질화막(3)을 마스크로하여 필드 이온 주입(F/I)공정으로 노출된 N-형 실리콘 웨이퍼(1)에 필드 이온 주입층을 형성한다.
여기서, 필드 이온이 주입된 층은 활성 영역과 활성 영역을 격리하기 위한 소자 격리 영역이다.
이어, 제2도(c)와 같이, 상기 감광제(PR1)를 제거하고 이후의 원하는 패턴을 형성하기 위한 포토 마스크 에치 공정시 발생할 수 있는 N-형 실리콘 웨이퍼(1) 표면의 데미지를 방지하기 위해 필드 산화를 행하여 상기 질화막(3) 두께까지 상기 베리어 실리콘 산화막(2a)을 확장 성장시킨다.
이 때, 상기 질화막(3)이 마스킹된 부분은 산화막이 성장되지 못하므로 질화막(3)이 형성된 액티브 영역과 그외의 다른 영역은 비슷한 두께를 갖게 된다.
그리고 제2도(d)와 같이 P형 채널 트랜지스터를 형성하기 위한 감광제(PR2)를 이용한 포토/에치 공정을 거쳐 질화막(3)과 베리어 실리콘 산화막(2a)을 선택적으로 제거한 다음 상기 감광제(PR2)를 마스크로 P-형 불순물을 주입한다.
여기서, P-형 불순물은 후속되는 공정으로 형성되는 NMOS 트랜지스터의 문턱 전압을 높혀 고전압하에서 동작하도록 하기 위한 것이다.
이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 고전압 소자의 제조공정중 필수적인 저준위 불순물 주입을 위해 실시하는 에치 공정시 실리콘 기판 표면의 데미지를 방지할 수 있어서 누설 전류의 발생을 방지할 수 있다.
둘째, 베리어 산화막의 두께를 낮출 수 있으므로 필드 산화시 버즈 비크에 의한 액티브 영역의 감소를 방지할 수 있다.
따라서, 고집적, 고전압 소자의 제조에 유리하다.

Claims (1)

  1. 기판상에 베리어 산화막과 질화막을 차례로 형성한 다음 포토/에치 공정으로 활성 영역과 활성 영역을 격리하기 위한 소자 격리 영역의 질화막을 선택적으로 제거하는 단계; 상기 패터닝되어진 질화막을 마스크로하여 필드 이온을 주입하는 단계; 필드 산화를 실시하여 베리어 산화막을 상기 질화막의 두께까지 확장하여 성장시키는 단계; 상기 패터닝되어진 질화막과 질화막과 같은 높이로 성장된 베리어 산화막상에 포토레지스트를 도포하고 선택적으로 패터닝하여 이를 마스크로 하여 상기 베리어 산화막과 질화막을 선택적으로 제거하는 단계; 상기 베리어 산화막과 질화막이 제거된 부위에 고전압 트랜지스터의 문턱전압을 높이기 위한 저준위 불순물을 주입하는 단계가 차례로 포함됨을 특징으로 하는 고전압 소자 제조방법.
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