KR0183047B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서 제1 감광막 마스크를 이용하여 다수의 콘택홀을 형성하고, 제1 감광막을 포함하는 전체 구조에 다수의 콘택홀 중 일부 콘택홀을 노출시킨 제2 감광막 마스크를 형성하여 일부의 예전된 콘택홀에 불순물을 이온 주입하고, 상기 제1 감광막 마스크와 제2 감광막 마스크를 동시에 제거한 다음, 콘택을 형성하므로써 공정을 간단히 할 수 있는 반도체 소자의 제조방법에 관하여 기술한 것이다.
Description
제1a도 내지 제1c도는 본 발명의 제1실시예에 의한 반도체 소자의 콘택홀에 선택적으로 불순물을 이온주입한 후 콘택을 제조하는 단계를 도시한 단면도.
제2a도 내지 제2c도는 본 발명의 제2실시예에 의한 CMOS의 P-웰 영역에만 불순물을 이온주입한 후 필드 산화막을 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 반도체 기판 2 : 층간 절연막
3 : 로드 산화막 4 : 절연막
5 : 제1 감광막 5a : 제1 감광막 패턴
6a, 6b : 콘택홀 7 : 제2 감광막
7a : 제2 감광막 패턴 8 : 불순물 확산영역
9 : 도전층 9 : 도전층 패턴
12 : P-웰 13 : N-웰
14 : 산화막 15 : 질화막
16 : 제1 감광막 16a : 제1 감광막 패턴
17 : 소자분리영역 18 : 제2 감광막
18a : 제2 감광막 패턴 19 : P+영역
20 : 필드산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 제1 감광막 마스크를 이용하여 다수의 콘택홀을 형성하고, 제1 감광막을 포함하는 전체구조에 다수의 콘택홀 중 일부 콘택홀을 노출시킨 제2 감광막 마스크를 형성하여 일부의 예정된 콘택홀에 불순물을 이온주입하고, 상기 제1 감광막 마스크와 제2 감광막 마스크를 동시에 제거한 다음, 콘택을 형성하므로써 공정을 간단히 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래 반도체 소자의 콘택 제조방법은 예정된 반도체 기판상에 절연층을 증착하고, 상기 절연층 상부에 콘택홀 마스크용 제1 감광막패턴을 형성하고, 노출된 절연층을 제거하여 다수의 콘택홀을 형성하고, 상기 콘택홀 마스크용 제1 감광막 패턴을 제거한 다음, 전체구조의 상부에 제2 감광막을 도포한 후, 다수의 콘택홀 중 선택된 일부 콘택홀에 불순물을 이온주입하기 위해 제2 감광막 패턴을 형성한다음 불순물을 이온주입하고, 상기 제2 감광막 패턴을 제거한 후 어닐링하여 예정된 콘택홀 저부에 확산영역을 형성하고, 전반적으로 도전층을 증착하여 패턴 공정으로 도전층 패턴을 형성시켜 반도체 소자의 콘택을 형성하는 단계로 이루어진다.
그러나, 상기 다수의 콘택홀을 형성한 다음 제1 감광막 패턴을 제거하는 공정에서 일반적으로 02플라즈마에 의한 건식식각방법과 H2SO4와 H2O2에 의한 습식식각 방법을 병행하는데, 이때 콘택홀 저부의 노출된 반도체 기판이 O2플라즈마에 의하여 손상을 입게되는 문제점이 있다.
따라서, 본 발명은 콘택홀 식각공정후에 콘택홀 마스크용 제1감광막 패턴을 제거하는 공정을 실시하지 않고, 그대로 제1감광막 패턴을 남겨두고 이후의 공정인 제2감광막 패턴 제거공정시 상기 제1감광막 패턴을 함께 제거하므로서, 공정을 단순화시키고 기판의 손상을 최소화하여 생산성을 향사시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은 반도체 기판상에 절연층을 증착하고, 상기 절연층 상부에 제1감광막을 도포한 후, 예정된 부분에 다수의 콘택홀을 형성하기 위하여 콘택홀 마스크용 제1감광막 패턴을 형성하는 단계와, 상기 제1감광막 패턴 하부의 노출된 절연층을 식각하여 반도체 기판이 노출된 다수의 콘택홀을 형성하고, 상기 다수의 콘택홀 및 상기 제1감광막 패턴 상부에 전반적으로 제2감광막을 도포한 후, 다수의 콘택홀중에서 예정된 일부 콘택홀에 불순물 이온을 주입하기 위하여 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴 하부의 노출된 콘택홀에 불순물을 이온주입한 후에 상기 제1감광막 패턴과 제2감광막 패턴을 동시에 제거하는 단계와, 어닐링공정을 실시하여 상기 콘택홀에 주입된 불순물 이온을 반도체 기판으로 확산시켜 불순물 확산영역을 형성하고, 전체구조의 상부에 도전층을 증착하여 패턴공정을 도전층 패턴을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다. 제1a도 내지 제1c도는 본 발명의 제1실시예에 의한 반도체 소자의 다수의 콘택홀중에서 일부의 콘택홀에 선택적으로 불순물을 이온주입한 다음, 도전층을 콘택시킨 공정을 도시한 단면도이다.
제1a도는 반도체 기판(1)상에 층간 절연막(예를 들어 TEOS, LTO 또는 HTO막)(2), 로드산화막(3), 절연막(예를 들어 PSG 또는 BPSG막)(4)을 증착한 후에 상기 절연막(4)을 플로우(Flow)시킨다음, 전체구조의 상부에 제1감광막(5)을 도포한 후 예정된 부분에 다수의 콘택홀(본 명세서에서는 2개만을 도시했음)을 형성하기 위해 콘택홀 마스크용 제1감광막 패턴(5A)을 형성하고, 상기 제1감광막 패턴(5A) 하부의 절연막(4), 로드산화막(3) 및 층간절연막(2)을 식각하여 콘택홀(6A, 6B)을 형성한 상태를 도시한 것이다.
제1b도는 상기 제1a도의 상태하에서 전반적으로 제2감광막(7)을 도포한후 다수의 콘택홀(6A,6B)중 선택된 일부 콘택홀(6A)에 불순물을 이온주입하기 위하여 제2감광막 패턴(7A)을 형성한다음, 불순물을 이온주입하는 상태를 도시한 것이다.
제1c도는 상기 제1b도의 상태하에서 제1감광막패턴(5A)과 제2감광막 패턴(7A)을 동시에 제거하고, 선택된 콘택홀(6A) 저부의 노출된 반도체 기판(1)에 주입된 불순물 이온을 어닐링 공정으로 확산시켜 불순물 확산영역(8)을 형성하고, 전체구조의 상부에 도전층(예를 들어 실리콘, 폴리실리콘 또는 금속층등)(9)을 증착하고 패턴공정으로 도전층 패턴(9A)을 형성한 상태를 도시한 것이다.
제2a도 내지 제2c도는 본 발명의 제2실시예에 의한 CMOS의 P-웰영역에만 불순물을 이온주입한후 필드산화막을 형성하는 단계를 도시한 단면도이다.
제2a도는 P-웰 마스크 및 N-웰 마스크를 이용하여 P형 및 N형 불순물을 반도체 기판(11)에 이온주입시켜서 P-웰(12) 및 N-웰(13)을 각각 형성한 다음, LOCOS 공정으로 필드산화막을 형성하기 위하여 반도체 기판(11) 상부에 산화막(14) 및 질화막(15)을 형성한 후, 상기 질화막(15)상에 제1감광막(16)을 도포하고, 상기 P-웰 및 N-웰(12 및 13)상의 예정된 부분에 소자분리영역을 형성하기 위하여 소자분리 마스크용 제1감광막 패턴(16A)을 형성한 상태를 도시한 것이다.
제2b도는 상기 소자분리 마스크용 제1감광막패턴(16A) 하부의 노출된 질화막(15)을 식각하여 소자분리영역(17)을 형성하고, 전반적으로 제2감광막(18)을 도포한 후에 P-웰(12) 상부의 제2감광막(18)의 일정부분을 제거한 제2감광막 패턴(18A)을 형성하고, 필드산화막이 형성될 P-웰(12)에 P+불순물을 주입한 상태를 도시한 것이다.
제2c도는 상기 제2b도의 상태하에서 소자분리 마스크용 제1감광막 패턴(16A)과 제2감광막 패턴(18A)을 동시에 제거하고, 산화공정을 실시하여 소자분리영역(17)에 각각의 필드산호막(20)을 형성한 상태의 단면도로서, 상기 P-웰(12) 영역에 형성된 필드산화막(20) 저부에 P+영역(19)이 형성된 상태를 도시한 것이다. 여기서 P+영역(19)은 NMOS 트랜지스터의 소자분리 기능을 향상시키는 작용을 하게된다.
상술한 본 발명의 제1실시예와 제2실시예는 반도체 소자의 제조공정중 본 발명이 적용되는 부분을 설명한 것이다.
상기한 본 발명의 제1 및 제2실시예에 의하면, 반도체 소자의 제조공정중 콘택홀 형성공정 및 선택적으로 불순물 이온주입공정을 실시한 후 필드산화막을 형성하는 경우 2단계의 감광막 마스크 공정이 필요한데, 종래에는 제1단계 및 2단계 감광막 마스크 공정이후에 각각의 감광막 마스크를 별도의 공정으로 제거하였으나, 본 발명에서는 1단계 마스크 공정후 감광막 마스크를 그대로 존속시킨 상태에서 2단계 마스크 공정을 진행한 다음, 동시에 1단계 감광막 마스크 및 2단계 감광막 마스크를 제거하므로써, 공정을 간단히 하는 효과가 있으며, 1단계 감광막 마스크 제거공정을 생략하므로써 기판의 손상을 감소시킬 수 있는 효과가 있다.
본 발명의 반도체 소자의 제조방법은 상술한 제1 및 제2실시예에 국한되는 것이아니라 반도체 소자 제조시 감광막 마스크를 사용하여 선택적으로 불순물 이온주입 공정을 필요로하는 모든 반도체 소자의 제조에 적용가능하다.
Claims (3)
- 반도체 소자의 제조방법에 있어서, 반도체 기판상에 절연층을 증착하고, 상기 절연층 상부에 제1 감광막을 도포한 후, 예정된 부분에 다수의 콘택홀을 형성하기 위하여 콘택홀 마스크용 제1 감광막 패턴을 형성하는 단계와, 상기 제1 감광막 패턴 하부의 노출된 절연층을 식각하여 반도체 기판이 노출된 다수의 콘택홀을 형성하고, 상기 다수의 콘택홀 및 상기 제1 감광막 패턴 상부에 전반적으로 제2 감광막을 도포한 후, 다수의 콘택홀 중에서 예정된 일부 콘택홀에 불순물 이온을 주입하기 위하여 제2감광막 패턴을 형성하는 단계와; 상기 제2감광막 패턴 하부의 노출된 콘택홀에 불순물을 이온주입한 후에 상기 제1감광막 패턴과 제2감광막 패턴을 동시에 제거하는 단계와; 어닐링공정을 실시하여 상기 콘택홀에 주입된 불순물 이온을 반도체 기판으로 확산시켜 불순물 확산영역을 형성하고, 전체구조의 상부에 도전층을 증착하여 패턴공정으로 도전층 패턴을 형성하는 단계로 이루어지는것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 절연층은 층간 절연층, 로드산화막 및 절연막으로 적층되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 소자의 제조방법에 있어서, P-웰 및 N-웰이 형성된 반도체 기판상에 산화막 및 질화막을 형성한 후에 상기 질화막에 제1감광막을 도포한 다음, 소자분리 마스크용 제1감광막 패턴을 형성하는 단계와, 상기 소자분리 마스크용 제1감광막 패턴 하부의 노출된 질화막을 식각하고, 제1감광막 패턴을 포함하는 전체구조상에 제2감광막을 도포한 후, P-웰 상부의 제2감광막이 제거된 제2감광막 패턴을 형성하는 단계와, 소자 분리 기능을 향상시키는 P+불순물을 P-웰의 소자분리 영역에 주입한 다음, 상기 소자분리 마스크용 제1감광막 패턴과 제2감광막 패턴을 동시에 제거하는 단계와, 산화공정으로 P-웰 및 N-웰의 소자분리 영역에 각각의 필드산화막을 형성하는 단계로 이루어져 상기 P-웰에 형성된 필드산화막 저부에 P+영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR100443079B1 (ko) * | 2002-08-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
-
1992
- 1992-03-07 KR KR1019920003761A patent/KR0183047B1/ko not_active IP Right Cessation
Cited By (1)
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