KR0168148B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents

반도체 소자의 필드 산화막 형성방법 Download PDF

Info

Publication number
KR0168148B1
KR0168148B1 KR1019950046310A KR19950046310A KR0168148B1 KR 0168148 B1 KR0168148 B1 KR 0168148B1 KR 1019950046310 A KR1019950046310 A KR 1019950046310A KR 19950046310 A KR19950046310 A KR 19950046310A KR 0168148 B1 KR0168148 B1 KR 0168148B1
Authority
KR
South Korea
Prior art keywords
oxide film
trench
gas
silicon substrate
forming
Prior art date
Application number
KR1019950046310A
Other languages
English (en)
Other versions
KR970052897A (ko
Inventor
배영헌
남기원
황창연
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950046310A priority Critical patent/KR0168148B1/ko
Publication of KR970052897A publication Critical patent/KR970052897A/ko
Application granted granted Critical
Publication of KR0168148B1 publication Critical patent/KR0168148B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은 반도체 소자의 필드 산화막 형성방법이 개시된다.
본 발명은 산화저지층으로서의 질화막을 패턴닝할 때 SF6가스와 He 가스를 식각가스한 과도식각공정을 통해 실리콘 기판이 식각되게 하여 트랜치를 형성하고(이때, 트랜치의 가장자리부분의 실리콘 기판은 실리콘 기판과 질화막 계면에서 동방성식각의 양상으로인하여 중앙부분의 실리콘 기판보다 더 많이 식각됨), 트랜치 내측벽에 질화막 스페이서를 형성하고, 패턴닝된 질화막과 질화막 스페이서를 산화저지층으로 한 열산화공정에 의해 필드 산화막이 형성된다.
따라서, 본 발명은 SF6가스와 He가스를 식각가스한 과도식각공정을 통해 질화막을 패턴닝 함과 동시에 실리콘 기판에 트랜치가 형성되게 하므로 토폴러지가 낮고 체적비가 증가된 필드 산화막을 형성할 수 있고, 또한 트랜치 내측벽에 질화막 스페이서를 형성하여 이를 산화저지층으로 사용하므로 필드 산화막의 버즈 비크 발생을 최소화할 수 있다.

Description

반도체 소자의 필드 산화막 형성방법
제1a 내지 1f도는 본 발명에 의한 반도체 소자의 필드 산화막 형성방법을 설명하기 위해 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2: 패드 산화막
3 : 제1질화막 4 :포토레지스트 패턴
5 : 트랜치 6 : 제2질화막
6A : 질화막 스페이서 7 : 필드 산화막
본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 특히 필드 산화막의 버즈 비크(bird's beak) 발생을 최소화 하면서 체적비(volume ratio)를 증가시킬 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 제조공정에 있어서 소자와 소자사이를 분리시키기 위하여 소자분리막인 필드산화막을 형성시키는데, 소자가 고집적화 되어감에 따라 최소한의 소자 분리영역 유지 및 0.05㎛ 이하의 버즈 비크 유지, 표면 단차의 완화, 필드 산화막의 전체 두께에 대한 실리콘 기판의 산화두께를 나타내는 체적비 증가등이 요구된다.
종래의 필드 산화막을 형성시키기 위한 LOCOS 공정 및 개량된 PBL 공정은 버즈 비크의 제어 및 필드 산화막의 표면 단차등의 측면에서 256MDRAM 이상의 소자공정에서는 더 이상 적용이 어려운 실정이다. 그래서 이를 보완 하기 위하여 실리콘 기판을 일정깊이로 식각하는 실리콘 기판 트랜치(recess) 구조나, 또는 실리콘 기판 트랜치 구조에 질화막 스페이서를 형성시켜 이 스페이서를 마스크로 이용하여 필드 산화막을 형성시키는 방법으로 버즈 비크 길이를 제어하는 공정기술이 제시되었다.
따라서, 본 발명은 버즈 비크 길이를 효과적으로 제어하면서 체적비를 증가시킬 수 있는 반도체 소자의 필드 산화막 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 필드 산화막 형성방법은 실리콘 기판상에 패드 산화막 및 질화막이 순차적으로 형성되고, 상기 질화막상에 필드 영역이 개방된 포토레지스트 패턴이 형성되는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 과도식각공정을 실시하여 상기 질화막 및 상기 패트 산화막의 노출된 부분이 식각되고, 계속해서 실리콘 기판이 식각되게하여 트랜치가 형성되는 단계; 상기 포토레지스트 패턴을 제거한후, 상기 트랜치 내측벽에 질화막 스페이서가 형성되는 단계; 및 상기 패턴닝된 질화막과 상기 질화막 스페이서를 산화저지층으로 한 열산화공정을 실시한 후 상기 질화막을 제거하고, 희생산화막 성장 및 제거공정으로 필드 산화막이 형성되는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a 내지 1f도는 본 발명에 의한 반도체 소자의 필드 산화막 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
제1a도는 실리콘 기판(1)상에 패드 산화막(2) 및 제1질화막(3)을 순차적으로 형성시키고, 제1질화막(3)상에 소자분리 마스크를 이용한 리소그라피 공정으로 필드 영역이 개방된 포토레지스트 패턴(4)을 형성한 것이 도시된다.
제1b도는 조성비가 10 :1~1: 10인 SF6가스와 He가스를 식각가스로 하고, 포토레지스트 패턴(4)을 식각 마스크로 하여 과도식각공정을 실시함에 따라 제1질화막(3) 및 패드 산화막(2)의 노출된 부분이 식각되고, 계속해서 실리콘 기판(1)이 500 내지 5000Å의 깊이로 식각되게하여 트랜치(5)를 형성한 것이 도시된다. 트랜치(5)의 가장자리부분의 실리콘 기판(1)은 중앙부분의 실리콘 기판(1)보다 더 많이 식각되는데, 이는 실리콘 기판(1)과 제1질화막(3)계면에서 등방성식각의 양상이 나타나기 때문이다.
한편, 트랜치(5)를 형성하기 위한 식각가스로 SF6가스만을 사용할 수 있다.
제1c도는 포토레지스트 패턴(4)을 제거한 후, 트랜치(5)를 포함한 전체구조상에 제2실리콘 질화막(6)을 형성한 것이 도시된다.
제1d도는 제2실리콘 질화막(6)을 블랭켓(blanket)식각하여 트랜치(5)내측벽에 질화막 스페이서(6A)을 형성한 것이 도시된다.
제1e도는 제1질화막(3)과 질화막 스페이서(6A)를 산화저지층으로 한 열산화공정으로 트랜치(5)부분의 실리콘 기판(1)에 3000 내지 7000Å 두께의 필드 산화막(7)을 성장시킨 것이 도시되고, 제1f도는 제1질화막(3) 및 질화막 스페이서(6A)를 습식식각공정으로 제거한 후, 희생 산화막(도시않됨) 성장과 제거공정을 통해 본 발명의 필드 산화막(7)을 완성한 것이 도시된다. 희생 산화막 제거공정시 패드 산화막(2)도 함께 제거된다.
상술한 바와같이 본 발명에 의하면, 산화저지층으로서의 질화막을 패턴닝할 때 식각가스로 SF6와 He 혼합가스 또는 SF6가스만을 사용하여 과도식각공정을 통해 실리콘 기판이 식각되게 하여 트랜치를 형성하고(이때, 트랜치의 가장자리부분의 실리콘 기판은 실리콘 기판과 질화막 계면에서 등방성식각의 양상으로 인하여 중앙부분의 실리콘 기판보다 더 많이 식각됨), 트랜치 내측벽에 질화막 스페이서를 형성하고, 패턴닝된 질화막과 질화막 스페이서를 산화저지층으로 한 열산화공정에 의해 필드 산화막이 형성된다.
따라서, 본 발명은 식가가스로 SF6와 He 혼합가스 또는 SF6가스만을 사용하여 과도식각공정을 통해 질화막을 패턴닝 함과 동시에 실리콘 기판에 트랜치가 형성되게 하므로 토플러지가 낮고 체적비가 증가된 필드 산화막을 형성할 수 있고, 또한 트랜치 내측벽에 질화막 스페이서를 형성하여 이를 산화저지층으로 사용하므로 필드 산화막의 버즈 비크 발생을 최소화할 수 있다.

Claims (5)

  1. 반도체 소자의 필드 산화막 형성방법에 있어서, 실리콘 기판상에 패드 산화막 및 질화막이 순차적으로 형성되고, 상기 질화막상에 필드 영역이 개방된 포토레지스트 패턴이 형성되는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 과도식각공정을 실시하여 상기 질화막 및 상기 패드 산화막의 노출된 부분이 식각되고, 계속해서 실리콘 기판이 식각되게하여 트랜치가 형성되는 단계; 상기 포토레지스트 패턴을 제거한 후, 상기 트랜치 내측벽에 질화막 스페이서가 형성되는 단계; 상기 패턴닝된 질화막과 상기 질화막 스페이서를 산화저지층으로한 열산화공정을 실시한 후 상기 질화막을 제거하고, 희생산화막 성장 및 제거공정으로 필드 산화막이 형성되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  2. 제1항에 있어서, 상기 과도식각공정은 SF6가스와 He가스를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  3. 제2항에 있어서, 상기 SF6가스와 He 가스의 조성비는 10 :1~1: 10인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  4. 제1항에 있어서, 상기 트랜치는 실리콘 기판이 500 내지 5000Å의 깊이로 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  5. 제1항에 있어서, 상기 과도식각공정은 SF6가스를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
KR1019950046310A 1995-12-04 1995-12-04 반도체 소자의 필드 산화막 형성방법 KR0168148B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950046310A KR0168148B1 (ko) 1995-12-04 1995-12-04 반도체 소자의 필드 산화막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950046310A KR0168148B1 (ko) 1995-12-04 1995-12-04 반도체 소자의 필드 산화막 형성방법

Publications (2)

Publication Number Publication Date
KR970052897A KR970052897A (ko) 1997-07-29
KR0168148B1 true KR0168148B1 (ko) 1999-02-01

Family

ID=19437534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950046310A KR0168148B1 (ko) 1995-12-04 1995-12-04 반도체 소자의 필드 산화막 형성방법

Country Status (1)

Country Link
KR (1) KR0168148B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012342B1 (ko) * 2003-04-30 2011-02-09 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법

Also Published As

Publication number Publication date
KR970052897A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
US5393692A (en) Recessed side-wall poly plugged local oxidation
US5004703A (en) Multiple trench semiconductor structure method
US5512509A (en) Method for forming an isolation layer in a semiconductor device
US6110797A (en) Process for fabricating trench isolation structure for integrated circuits
KR0168148B1 (ko) 반도체 소자의 필드 산화막 형성방법
KR100186514B1 (ko) 반도체 소자의 격리영역 형성방법
KR100289660B1 (ko) 반도체 소자의 트렌치 형성방법
US6579777B1 (en) Method of forming local oxidation with sloped silicon recess
US6905943B2 (en) Forming a trench to define one or more isolation regions in a semiconductor structure
KR100198620B1 (ko) 트렌치를 이용한 소자 격리막 형성방법
KR100249167B1 (ko) 격리막 형성 방법
KR19990003538A (ko) 반도체 소자의 제조방법
JP3136654B2 (ja) シャロートレンチ形成方法
KR100335776B1 (ko) 반도체소자의필드산화막형성방법
KR0166835B1 (ko) 반도체 소자 격리형성 방법
KR100240271B1 (ko) 반도체 소자의 제조방법
KR100239403B1 (ko) 격리막 형성 방법
KR100422960B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR0141106B1 (ko) 반도체소자의제조방법
KR100301251B1 (ko) 반도체소자의필드산화막형성방법
KR19990041771A (ko) 로코스형 소자분리막 형성방법
KR19990033625A (ko) 반도체 장치의 트렌치 형성 방법 및 그 구조
KR100256269B1 (ko) 반도체소자의 필드산화막 형성방법
JP2703905B2 (ja) 半導体装置のアイソレーション形成方法
KR940003222B1 (ko) Mlr 구조를 이용한 아이소레이션 버즈 비크의 제거방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080929

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee