KR100240271B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 소자 분리막 형성시 열산화 마스크로 작용하는 질화막을 제거할 때, 소자 분리막의 표면을 동시에 평탄화함과 더불어, 소자 분리막의 가장자리에서 산화막의 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 소자 분리막은 다음과 같이 형성된다. 반도체 기판 상에 패드 산화막 및 질화막이 순차적으로 형성되고, 기판의 액티브 예정 영역을 마스킹함과 더불어 필드 영역이 형성될 부분의 기판이 노출되도록 질화막이 패터닝된다. 그런 다음, 패터닝된 질화막의 양 측벽에 질화막 스페이서가 형성됨과 더불어 노출된 기판에 소정 깊이의 리세스가 형성된다. 리세스가 형성된 기판이 산화되어 필드 영역에 소자 분리막이 형성되고, 질화막 및 스페이서가 건식식각에 의해 제거됨과 동시에 소자 분리막의 표면이 평탄화됨으로써, 소자 분리막이 완성된다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
소자 분리(ISOLATION) 기술이란 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 서로 분리시켜, 각 소자가 인접한 소자의 간섭을 받지 않고 주어진 기능을 독자적으로 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시 부여하는 기술이다.
제1a도 내지 제1c도는 상기한 소자 분리 기술중 로코스(LOCOS; LOCal Oxidation of Silicon) 기술을 이용한 종래의 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 제1a도에 도시된 바와 같이, 반도체 기판(1) 상에 패드 산화막(2) 및 제1질화막(3)이 순차적으로 형성되고, 제1질화막(3)이 소정의 형태로 패터닝된다. 이에 따라, 소자 분리막 예정 영역의 기판이 노출됨과 더불어 액티브 예정 영역이 마스킹된다. 그런 다음, 기판 전면에 제2질화막이 증착되고, 이방성 건식식각되어, 제1질화막(3)의 노출된 양 측벽에 제2질화막으로 이루어진 스페이서(4)가 형성됨과 더불어, 노출된 기판(1)에 소정의 리세스(5)가 형성된다.
제1b도에 도시된 바와 같이, 제1질화막(3) 및 스페이서(4)를 열산화 마스크로 이용하는 열산화 공정에 의해, 리세스(5)가 형성된 기판에 소자 분리용 필드 산화막(6)이 형성된다. 그런 다음, 제1c도에 도시된 바와 같이, 등방성 습식 식각에 의해, 질화막(3,4)이 제거된다.
그러나, 상기한 바와 같이, 등방성 습식 식각에 의해 질화막(3,4)이 제거되면, 제1c도에 도시된 바와 같이, 필드 산화막(6)의 중앙 부분이 날카롭게 돌출되어, 필드 산화막(6)의 표면이 평탄화되지 않는다. 또한, 필드 산화막(6)의 에지(edge) 부분에서 산화막이 손실된다. 이에 따라, 소자 분리를 위한 필드 산화막(6)의 특성이 저하되고, 필드 산화막(6)의 돌출된 부분은 이후 게이트 형성을 위한 마스크 공정시 문제를 야기시키기도 한다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 소자 분리막 형성시 열산화 마스크로 작용하는 질화막을 제거할 때, 소자 분리막의 표면을 동시에 평탄화함과 더불어, 소자 분리막의 가장자리에서 산화막의 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제1a도 내지 제1c도는 종래의 반도체 소자의 소자 분리막 형성방법을 나타낸 단면도.
제2a도 내지 제2e도는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 제1질화막 14 : 마스크 패턴
15 : 제2질화막 스페이서 16 : 리세스
17 : 필드 산화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 분리막은 다음과 같이 형성된다. 반도체 기판 상에 패드 산화막 및 질화막이 순차적으로 형성되고, 기판의 액티브 예정 영역을 마스킹함과 더불어 필드 영역이 형성될 부분의 기판이 노출되도록 질화막이 패터닝된다. 그런 다음, 패터닝된 질화막의 양 측벽에 질화막 스페이서가 형성됨과 더불어 노출된 기판에 소정 깊이의 리세스가 형성된다. 리세스가 형성된 기판이 산화되어 필드 영역에 소자 분리막이 형성되고, 질화막 및 질화막 스페이서가 건식식각에 의해 제거됨과 동시에 소자 분리막의 표면이 평탄화됨으로써, 소자 분리막이 완성된다.
이때, 건식식각은 C2F6, SF6, CHF3개스를 이용하여 진행되고, 질화막과 소자 분리막의 식각 선택비에 따라, 제1 및 제2식각으로 나누어서 진행되는데, 제1식각은 소자 분리막에 대한 질화막의 식각 선택비를 1 : 1로 하여 진행되고, 제2식각은 소자 분리막에 대한 질화막의 식각 선택비를 10 : 1로 하여 진행된다.
상기한 본 발명에 의하면, C2F6, SF6, CHF3개스를 이용한 건식 식각이 소자 분리막과 질화막의 식각 선택비가 조절되어 진행됨으로써, 질화막이 제거됨과 동시에 소자 분리막이 평탄화된다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제2a도 내지 제2e도는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 단면도이다.
제2a도에 도시된 바와 같이, 반도체 기판(11) 상에 패드 산화막(12)이 90 내지 110Å의 두께로 형성되고, 패드 산화막(12) 상에 제1질화막(13)이 1,000 내지 1,500Å의 두께로 형성된다. 그런 다음, 제1질화막(13) 상에 소자 분리막이 형성될 영역을 노출시키는 마스크 패턴(14)이 형성된다.
제2b도에 도시된 바와 같이, 마스크 패턴(15)을 이용한 비등방성 식각 공정에 의해, 제1질화막(13)이 식각되어 기판(1)의 소자 분리 예정 영역이 노출된다. 그런 다음, 공지된 방법에 의해, 마스크 패턴(14)이 제거된다.
제2c도에 도시된 바와 같이, 제2b도의 구조 상에 제2질화막이 300 내지 4000Å의 두께로 증착되고, 비등방성 건식식각에 의해 제1질화막(13)의 표면이 노출되도록 제2질화막이 식각된다. 이에 따라, 노출된 제1질화막(13)의 양 측벽에 제2질화막으로 이루어진 스페이서(15)가 형성됨과 더불어, 노출된 기판(1)에 약 300 내지 400Å의 깊이만큼 식각된 소정의 리세스(16)가 형성된다.
제2d도에 도시된 바와 같이, 제1질화막(13) 및 스페이서(15)를 열산화 마스크로 이용하는 열산화 공정에 의해, 리세스(16)가 형성된 기판이 열산화된다. 이에 따라, 2,500 내지 3,500Å의 두께의 소자 분리용 필드 산화막(17)이 형성된다.
제2e도에 도시된 바와 같이, 제1질화막(13) 및 제2질화막의 스페이서(15)가 C2F6, SF6, CHF3개스를 이용한 건식 식각에 의해 식각된다. 이때, 건식 식각은 메인 식각(main etch) 시에는 필드 산화막(17)에 대한 질화막(13,15)의 식각 선택비를 1 : 1정도로 하여 진행하고, 오버 식각(over etch)시에는 필드 산화막(17)에 대한 질화막(13,15)의 식각 선택비를 10 : 1 이상이 되도록하여 진행한다. 이에 따라, 질화막(13,15)이 제거됨과 동시에 필드 산화막(17)의 표면이 평탄화 된다. 또한, 상기 건식 식각시 비등방성 식각과 등방성 식각의 비율이 2 : 1 이상이 되도록 유지함으로써, 필드 산화막(17)의 에지(edge) 부분의 산화막 손실을 방지함과 더불어, 필드 산화막(17)의 표면이 평탄화 되도록 한다.
상기 실시예에 의하면, C2F6, SF6, CHF3개스를 이용한 건식 식각을 필드 산화막과 질화막의 식각 선택비를 조절하여 진행함으로써, 질화막을 제거함과 더불어 필드 산화막을 효과적으로 평탄화시킬 수 있게 된다. 또한, 건식 식각이 비등방성 식각 및 등방성 식각이 소정의 비율로 진행되어, 필드 산화막의 에지 부분의 산화막 손실이 방지된다. 이에 따라, 필드 산화막의 평탄도가 향상됨과 더불어, 공정이 단순화됨으로써, 반도체 소자의 신뢰성 및 수율이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (5)

  1. 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 기판의 액티브 예정 영역을 마스킹함과 더불어 필드 영역이 형성될 부분의 기판이 노출되도록 상기 질화막을 패터닝하는 단계; 상기 패터닝된 질화막의 양 측벽에 상기 질화막 스페이서를 형성함과 더불어 노출된 기판에 소정 깊이의 리세스를 형성하는 단계; 상기 리세스가 형성된 기판을 산화시켜 필드 영역에 소자 분리막을 형성하는 단계; 및 상기 질화막 및 질화막 스페이서를 건식식각하여 제거함과 동시에 상기 소자 분리막의 표면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 건식 식각은 C2F6, SF6, CHF3개스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 건식식각은 상기 잘화막과 상기 소자 분리막의 식각 선택비에 따라, 제1 및 제2식각으로 나누어서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 제1식각은 소자 분리막에 대한 질화막의 식각 선택비를 1 : 1로하여 진행하고, 상기 제2식각은 상기 소자 분리막에 대한 질화막의 식각 선택비를 10 : 1 이상으로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 건식 식각은 비등방성 식각과 등방성 식각의 비를 2 : 1 이상으로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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