KR100187678B1 - 반도체 장치의 소자 분리막 형성방법 - Google Patents

반도체 장치의 소자 분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 소자분리막 형성방법에 관한 것으로, 소자분리막을 형성하기 위한 트렌치(trench)의 측벽에 실리콘 질화막과 다결정 실리콘을 형성한 수 필드 산화 공정을 실시하므로 버즈 비크(birds beak) 및 스트레스(stress)를 줄일 수 있는 반도체 장치의 소자 분리막 형성 방법에 관해 기술된다.

Description

반도체 장치의 소자 분리막 형성방법
제1a도 내지 1c도는 종래 기술에 따라 반도체 장치의 소자 분리막 형성단계를 나타내는 단면도.
제2a도 내지 제2e도는 본 발명에 따라 반도체 장치의 소자 분리막 형성단계를도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 패드 산화막
3 : 실리콘 질화막 4 : 트렌치
5 : 희생 산화막 6 : 실리콘 질화막 스페이서
8 : 소자분리막(필드 산화막) 9 : 포토레지스트
10 및 11 : 제1 및 제2실리콘 질화막 12 : 다결정 실리콘
12a : 다결정 실리콘 스페이서
본 발명은 반도체 장치의 소자분리막 형성방법에 관한 것으로, 특히 소자분리막을 형성하기 위한 트렌치(trench)의 측벽에 실리콘 질화막과 다결정 실리콘 스페이서를 형성한 후 필드 산화 공정을 실시하므로서 버즈 비크(birds beak) 및 스트레스(stress)를 줄일 수 있는 반도체 장치의 소자 분리막 형성 방법에 관한 것이다.
소자분리 산화막이란 반도체 장치에 있어 각각의 소자와 소자간을 격리하기 위한 일종의 절연막인데 통상 필드 산화막(field oxide)이라 하며, 반도체 소자(예를들어 트렌지스터)가 형성되는 영역을 활성화 영역, 소자분리 산화막이 형성되는 영역을 비활성화 영역이라 한다.
종래의 일반적인 소자분리 산화막을 형성하는 공정이 제1a도 내지 1c도에도시되는데 첨부된도면을 참조하여 설명하면 다음과 같다.
제1a도는 반도체 기판(1)상에 산화공정을 통해 패드 산화막(2)을 형성하고, 그 상부에 실리콘 질화막(3)을 형성한 후 리소그라피 공정 및 식각공정에 의해 상기 실리콘 질화막(3) 및 패드 산화막(2)을 식각하고, 연속하여 반도체 기판(1)을 소정 깊이만큼 식각하여 트렌치(4)를 형성한 다음, 트렌치 측벽에 희생 산화막(5)을 형성하고, 상기 실리콘 질화막(3) 및 희생 산화막(5) 측벽에 실리콘 질화막 스페이서(6)를 형성한 상태의 단면도이다.
제1b도는 제1a도 상태에서 산화공정을 실시한 상태의 단면도이고, 제1c도는 제1b도 상태에서 상기 패드 산화막(2), 실리콘 질화막 및 실리콘 질화막 스페이서(3 및 6)를 제거하여 필드 산화막(8)이 형성된 상태의 단면도이다.
이러한 종래기술은 실리콘 질화막 스페이서(6)에 의해 필드산화막(8)의 d엣지(edge) 부분이 눌려서 제1c도와 같이 엣지부분이 움푹 들어간 형태를 갖게 되므로 이부분에서 전기적 필드가 증가하여 반도체 소자의 특성에 나쁜 영향을 준다, 또한 트렌치 구조에서 반도체 기판을 직접 산화시키시 때문에 트렌치의 코너에 스트레스가 발생하여 접합 누설 전류가 발생하는 단점이 있다.
따라서 본 발명은 트렌치의 측벽에 질화막과 다결정 실리콘 스페이서를 형성한 수 필드 산화 공정을 실시하여 필드 산화막을 형성하므로서 상기한 단점을 해소할 수 있는 반도체 장치의 소자분리막을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 기판(1)상에 패드산화막 및 제1실리콘 질화막(2 및 10)을 형성한 다음 포토레지스트(9)를도포하고 패턴화하는 단계와, 상기 단계로부터 상기 제1실리콘 질화막, 패드 산화막 및 반도체 기판 (10, 2 및 1)을 식각하여 트렌치(4)를 형성하고 상기 포토레지스트(9)를 제거한 다음 희생 산화막(5)을 형성하는 단계와, 상기 단계로부터 제2실리콘 질화막 및 다결정 실리콘(11 및 12)을 중착한 상태에서 상기 다결정 실리콘(12)을 스체이서 에치하여 다결정 실리콘 스페이서(12a)를 형성하는 단계와, 상기 단계로부터 상기 다결정 실리콘 스페이서(12A)를 마스크로 하여 상기 트렌치(4) 저부의 제2실리콘 질화막(11)을 식각하고, 필드 산화공정을 실시하는 단계와, 상기 단계로부터 상기 반도체기판(1) 상부의 패드 산화막(2), 제1 및 제2실리콘 질화막(10 및 11)을 제거하여 필드 산화막(8)을 완성하는 단계로 이루어진 것을 특징으로 한다.
이하, 첨부된도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 2e도는 본 발명에 따라 반도체 장치의 소자분리막을 형성하는 단게를 나타내는 단면도로서,
제2a도는 반도체 기판(1)상에 산화공정에 의해 패드 산화막(2)을 예를들어 100 내지 300Å 두께로 형성하고, 그 상부에 제1실리콘 질화막(10)을 예를들어 500 내지 2000Å 두께로 중착한 다음, 포토레지스트(9)를도포하고 소자분리 산화막 마스크를 사용하여 포토레지스트(9)를 소정폭으로 식각하여 패턴화한 상태의 단면도이다.
제2b도는 제2a도 구조하에서 노출되는 상기 제1실리콘 질화막(10) 및 패드 산화막(2)을 식각하고, 연속하여 반도체 기판(1)을 식각하여 500 내지 2000Å의 깊이를 갖는 트렌치(4)를 형성하고, 상기 포토레지스트(9)를 제거한 후 트렌치(4)의 저부 및 내벽에 희생 산화막(5)을 100 내지 500Å 두께로 형성하고, 전체적으로 제2실리콘 질화막(11)을 50 내지 300Å 두께로 형성한 다음 다결정 실리콘(12)을 500 내지 2000Å 두께로 중착한 상태의 단면도인데, 각각의 막의 두께는 필드 산화막의 형성온도, 두께 및 폭에 따라 최적화 해야 한다.
제2c도는 제2b도 상태에서 상기 다결정 실리콘(12)을 스페이서 에치하여 다결정 실리콘 스페이서 (12a)가 형성된 상태의 단면도이다.
제2d도는 제2c도 상태에서 상기 다결정 실리콘 스페이서(12a)를 마스크로 하여 트렌치(4) 저부의 제2실리콘 질화막(11)을 식각하고, 소정온도하에서 필드 산화공정을 실시하여 소자분리막(8)이 형성된 상태의 단면도이다.
상기 필드 산화공정으로 다결정 실리콘 스페이서(12a)는 산화되어 소자분리막(8)으로 되며, 현성된 소자분리막(8) 내부에 점선으로도시된 제2실리콘 질화막(11)부분은 필드 산화공정 초기에는 활성화 영역의 산화를 억제하는 역할을 하다가 후기에는 산화되어 소자분리막(8)에 포함된다. 그러나 제2실리콘 질화막(11)의 형성 두께에 따라 빨리 산화될 수도 있고 그대로 남아 있을 수도 있다.
제2e도는 제2d도 구조하에서 상기 반도체 기판(1) 상부의 제1실리콘 질화막(10) 제2실리콘 질화막(11) 및 패드 산화막(2)을 제거한 상태의 단면도이다.
한편, 전술한 제2a도에서 패드 산화막 및 제1실리콘 산화막(2 및 10)사이에 다결정 실리콘을 삽입하여 형성시킬 수 있고, 제2b도의 구조에서 제2실리콘 질화막(11)의 두께를 어느정도 두껍게 하여 제2d도의 필드 산화막(8) 형성시 활성화영역으로 산화체(oxidant)의 이공을 억제하여 산화를 방지할 수 있으며, 또한 제2실리콘 질화막(11)이 필드 산화 공정후 관통되게 하여 산화체가 상기 패드 산화막(2)으로 이동, 얇은 버즈 비크가 형성되게 하면서 산화체가 트렌치(4) 측벽의 제2실리콘 질화막(11) 부분으로는 관통하지 못하게 할 수도 있다.
상술한 바와같이 본 발명에 의하면 첫째, 얇은 제2실리콘 질화막(11) 및 다결정 실리콘 스페이서(12a)에 의해 활성화영역으로 산화체의 이동이 어려워 버즈 비크가 짧게 된다.
둘째, 제2실리콘 질화막(11)의 두께 및 다결정 실리콘 스페이서(12a)의 높이 조절에 의해 필드 산화막(8) 형성 초기에는 활성화영역의 산화를 억제하나 후기에는 제2실리콘 질화막(11)을 관통하여 산화되도록 하여 버즈 비크의 발생을 최소화 하면서 활성화영역의 스트레스를 줄일 수 있다.
셋째, 다결정 실리콘 스페이서(12a)의 높이를 낮춤으로 버즈 비크 헤드(head)가 발생하지 않는다.
넷째, 소자분리폭이 좁은 영역에서는 다결정 실리콘 스페이서(12a)의 산화에 의해 필드 산화막이 형성되므로 반도체 기판을 직접 산화하는 방식에 비해 활성화 영역에 인가되는 스트레스가 적다.
다섯째, 트렌치 코너 부위의 산화에 따른 스트레스를 줄일 수 있다.
여섯째, 제2실리콘 질화막(11)을 트렌치 측벽에 형성하지만 필드 산화막 엣지에 움푹 파인 형태가 발생하지 않는다.
여덟째, 트렌치 형태로 필드 산화막의 체적비(volume ratio)가 증가된다.

Claims (1)

  1. 반도체 장치의 소자 분리막 형성방법에 있어서, 반도체 기판(1)상에 패드 산화막 및 제1실리콘 질화막(2 및 10)을 형성한 다음 포토레지스트(9)를도포하고 패턴화하는 단계와, 상기 단계로부터 상기 제1실리콘 질화막, 패드 산화막 및 반도체 기판(10, 2 및 1)을 식각하여 트렌치(4)를 형성하고 상기 포토레지스트(9)를 제거한 다음 희생 산화막(5)을 형성하는 단계와, 상기 단계로부터 제2실리콘 질화막 및 다결정 실리콘(11 및 12)을 증착한 상태에서 상기 다결정 실리콘(12)을 스페이서 에치하여 다결정 실리콘 스페이서(12a)를 형성하는 단계와, 상기 단계로부터 상기 다결정 실리콘 스페이서(12a)를 마스크로 하여 상기 트렌치(4) 저부의 제2실리콘 질화막(11)을 식각하고 필드 산화공정을 실시하는 단계와, 상기 단계로부터 상기 반도체 기판(1) 상부의 패드 산화막(2), 제1 및 제 실리콘 질화막(10 및 11)을 제거하여 필드 산화막(8)을 완성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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