KR100353819B1 - 반도체소자제조방법 - Google Patents

반도체소자제조방법 Download PDF

Info

Publication number
KR100353819B1
KR100353819B1 KR1019950019107A KR19950019107A KR100353819B1 KR 100353819 B1 KR100353819 B1 KR 100353819B1 KR 1019950019107 A KR1019950019107 A KR 1019950019107A KR 19950019107 A KR19950019107 A KR 19950019107A KR 100353819 B1 KR100353819 B1 KR 100353819B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
nitride
polysilicon
layer
Prior art date
Application number
KR1019950019107A
Other languages
English (en)
Other versions
KR970003821A (ko
Inventor
이병석
윤용혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950019107A priority Critical patent/KR100353819B1/ko
Publication of KR970003821A publication Critical patent/KR970003821A/ko
Application granted granted Critical
Publication of KR100353819B1 publication Critical patent/KR100353819B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer

Abstract

본 발명은 국부산화 공정시 산화막과의 식각선택비가 높은(50:1이상) 건식식각 방법으로 질화막을 제거하는 것으로, 여러 국부 산화 공정에 적용하여, 반도체 소자의 성능 및 신뢰도의 향상과 소자 제조 수율 향상을 가져오는 효과가 있다.

Description

반도체소자 제조 방법
본 발명은 반도체 소자의 제조 공정 중 LOCOS(Local Oxidation of Silicon;이하 LOCOS라 함) 및 PBL(Polysilicon Buffered LOCOS: 이하 PBL 이라 칭함) 공정등 여러 국부 산화 공정시 반도체 기판의 산화방지막으로 사용되는 질화막을 제거하는 방법에 관한 것이다.
일반적으로, 기판 상의 소자간을 격리시키기 위하여, 국부 산화 공정인 LOCOS 공정이 널리 사용되고 있으며, 반도체 소자의 고집적화에 따라 칩 크기 및 패턴 크기가 감소하고 있기 때문에 보다 넓은 활성영역 확보를 위해 LOCOS 공정을 변형한 PBL 공정 등이 널리 사용되고 있다.
종래의 PBL 구조 소자분리막 형성 방법을 첨부한 도면 제 1 도 내지 제 1F도를 통하여 살펴보면, 먼저 제 1A 도는 실리콘 기판(1)상에 패드 산화막(2), 폴리실리콘막(3), 질화막(4)을 차례로 증착한 후, 포토리소그래피 공정을 통해 소자분리 마스크 패턴인 감광막 패턴(5)을 형성한 상태의 단면도이다.
이어서, 제 1B 도는 상기 감광막 패턴(5)을 식각 마스크로 하여 상기 질화막(4)을 식각하고 폴리실리콘막(3)을 일정두께(30~50%의 두깨) 제거한 다음, 감광막 패턴(5)을 제거한 상태이다.
이어서, 제 1C 도는 열산화 공정을 통해 상기 질화막 및 폴리실리콘막이 식각되어 제거된 부위에 필드산화막(6)을 형성한 상태로서, 상기 폴리실리콘막(3)에 보이드(Void, 7)가 발생되었음을 보여주고 있다. 상기 보이드(7)는 열산화 공정을실시하는 동안 스트레스 마이그레이션(Stress-Migration) 현상으로 폴리실리콘 원자의 매스(Mass) 이동으로 인해 발생한다.
이어서, 제 1D 도는 질화막(4)을 제거한 상태로서, 상기 보이드(7)가 여전히 존재함을 보여준다. 또한 상기 질화막(4)은 고온의 인산 용액에서 제거하는 바, 고온의 인산 용액이 상기 보이드(7)로 인해 노출된 패드 산화막(2)의 손실을 유발시킨다.
제 1E 도는 상기 폴리실리콘막(3)을 제거한 상태의 단면도로, 상기 폴리실리콘막(3) 식각시 패드 산화막(2)이 견디지 못하여 실리콘 기판(1)까지 손상(도면 부호 8)된 것을 도시한다.
제 1F 도는 전체 구조 상부에 게이트 산화막(9) 및 게이트용 폴리실리콘막(10)을 형성한 상태의 단면도로, 상기 게이트 산화막(9) 하부의 실리콘 기판이 그대로 손상되어 남아 있음을 알 수 있다.
상기와 같이 이루어지는 종래의 PBL 공정은 반도체 기판 산화방지막인 질화막 제거시 하부 패드 산화막 및 실리콘 기판을 손상시켜, 결국 게이트 산화막의 특성을 저하시킴으로써 소자의 성능 및 신뢰성과 수율을 떨어뜨리는 문제점이 발생한다.
또한, LOCOS 공정에서도 반도체 기판 산화방지막으로 사용되는 질화막 제거시 고온의 인산용액을 사용한 습식공정으로 제거되고 있기 때문에 질화막과 산화막의 식각선택비가 높지 못하여 질화막 빛 반도체 기판 계면에서 스트레스 방지를 위해 사용되었던 패드 산화막이 손상되게 되고, 결국 게이트 산화막의 특성이 저하되는 결과를 가져온다.
본 발명은 국부산화 공정에서 사용된 산화방지막인 질화막 제거시 질화막 하부층의 산화막 손상을 방지하여 소자 특성을 개선하는데 적합한 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은 반도체소자 제조 방법에 있어서, 국부산화 공정중 반도체 기판 산화방지막인 질화막을 하부층인 패드산화막과의 식각선택비가 50:1 이상인 건식식각으로 제거하는 것을 특징으로 한다.
이하, 첨부된 도면 제 2A 도 내지 제 2C 도를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제 2A 도 내지 제 2C 도는 본 발명의 바람직한 실시예에 따른 PBL 공정을 보여준다.
먼제 제 2A 도는 종래기술과 동일하게 실리콘 기판(1) 상에 패드 산화막(2), 폴리실리콘막(3), 질화막(4)을 차례로 증착한 후, 감광막 마스크 패턴을 이용하여 상기 질화막(4)을 선택 식각하고 폴리실리콘막(3)을 절반 정도 제거한 다음, 필드산화막(6)을 형성한 상태의 단면도로서, 폴리실리콘막(3)에 보이드(7)가 존재함을 보여 준다.
이어서, 제 2B 도는 본 발명에 따른 질화막 제거 방법을 적용하여 질화막(4)을 제거한 상태이다. 즉, 질화막을 플로린(F)계 가스 또는 플로린계 가스에 카본(C)계 가스를 첨가한 혼합가스를 사용하여 산화막과의 식각 선택비를 최소 50:1 이상으로 하는 건식식각 방법으로 제거한다.
이때, 상기 보이드(7)로 인해 노출된 패드 산화막(2)은 질화막(4)과의 식각 선택비가 매우 크기 때문에 전혀 손상을 받지 않는다.
제 2C 도는 폴리실리콘막(3)을 제거한 상태의 단면도로, 산화막이 손상 받지 않았기 때문에 폴리실리콘막 식각시 산화막이 실리콘 기판이 손상을 방지하게 된다.
제 2D 도는 전체구조 상부에 게이트 산화막(9)과 게이트용 폴리실리콘막(10)을 형성한 상태의 단면도로, 게이트 산화막 특성에 영향을 주는 실리콘 기판 손상이 없음을 나타낸다.
상술한 바와 같이 본 발명은 국부산화 공정시 산화막과의 식각선택비가 높은 (50:1이상) 건식식각 방법으로 질화막을 제거하는 것으로, 여러 국부 산화 공정에 적용하여 반도체 소자의 성능 및 신뢰도의 향상과 소자 제조 수율 향상을 가져오는 효과가 있다.
제 1A도 내지 제 1F도는 종래기술에 따른 PBL 구조의 소자분리막 형성 공정도,
제 2A 도 내지 제 2D 도 본 발명의 일실시예에 따른 PBL 구조의 소자분리막형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드 산화막
3 : 폴리실리콘막 4 : 질화막
5 : 감광막 패턴 6 : 필드산화막
7 : 보이드(Void) 8 : 패드 산화막 손상 부위
9 : 게이트 산화막 10 : 게이트용 폴리실리콘막

Claims (1)

  1. 반도체기판 상에 패드산화막, 폴리실리콘막 및 질화막을 차레로 증착하는 단계;
    소자분리영역의 상기 질화막과 상기 질화막 하부의 폴리실리콘막 일부를 식 각하는 단계;
    열산화에 의해 필드산화막을 형성하는 단계;
    잔류하는 질화막을 하부층인 패드산화막과의 식각선택비가 50:1 이상이 되는 플로린(F)계 가스 또는 플로린(F)계 가스와 카본(C)계 가스의 혼합가스를 사용한 건식식각으로 제거하는 단계; 및
    잔류하는 폴리실리콘막을 제거하는 단계
    를 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
KR1019950019107A 1995-06-30 1995-06-30 반도체소자제조방법 KR100353819B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950019107A KR100353819B1 (ko) 1995-06-30 1995-06-30 반도체소자제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950019107A KR100353819B1 (ko) 1995-06-30 1995-06-30 반도체소자제조방법

Publications (2)

Publication Number Publication Date
KR970003821A KR970003821A (ko) 1997-01-29
KR100353819B1 true KR100353819B1 (ko) 2002-12-26

Family

ID=37489360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950019107A KR100353819B1 (ko) 1995-06-30 1995-06-30 반도체소자제조방법

Country Status (1)

Country Link
KR (1) KR100353819B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920003460A (ko) * 1990-07-13 1992-02-29 문정환 반도체 집적회로의 소자 분리 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920003460A (ko) * 1990-07-13 1992-02-29 문정환 반도체 집적회로의 소자 분리 방법

Also Published As

Publication number Publication date
KR970003821A (ko) 1997-01-29

Similar Documents

Publication Publication Date Title
KR0183860B1 (ko) 반도체 장치의 트렌치 소자 분리 방법
JPH0548617B2 (ko)
US20020037617A1 (en) Method for forming gate electrodes in a semicoductor device using formed fine patterns
US5985725A (en) Method for manufacturing dual gate oxide layer
KR100353819B1 (ko) 반도체소자제조방법
KR0176193B1 (ko) 반도체 장치의 소자 분리 방법
KR100196420B1 (ko) 소자격리영역의 형성방법
KR100216266B1 (ko) 반도체 장치의 제조방법
US6245643B1 (en) Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution
KR100355654B1 (ko) 반도체소자의제조방법
KR940009578B1 (ko) 반도체 장치 및 그 제조방법
KR100245075B1 (ko) 반도체소자의 소자격리 산화막 형성방법
JP2817226B2 (ja) 半導体装置の製造方法
JPH03205846A (ja) 半導体装置の製造方法
KR100190371B1 (ko) 반도체소자의소자분리산화막형성방법
KR100223758B1 (ko) 반도체 소자의 소자 분리 산화막 형성방법
KR0146626B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100256269B1 (ko) 반도체소자의 필드산화막 형성방법
KR100444609B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR960008563B1 (ko) 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법
KR100268902B1 (ko) 반도체소자의소자격리층형성방법
KR0141106B1 (ko) 반도체소자의제조방법
KR0146257B1 (ko) 반도체 소자의 소자분리절연막 제조방법
KR100219540B1 (ko) 반도체장치의 소자분리방법 및 이에 사용하는 마스크
KR19990084622A (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee