KR0176193B1 - 반도체 장치의 소자 분리 방법 - Google Patents

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Abstract

반도체 소자의 소자 분리 방법에 대하여 기재되어 있다. 이는 기판 상에 패드 절연막 및 산화 방지막을 순차적으로 적층하는 단계, 산화 방지막 및 패드 절연막을 패터닝하여 기판의 비활성 영역을 노출시키는 모양의 산화 방지막 패턴 및 패드 절연막 패턴을 형성하는 단계, 노출된 기판을 산화함으로써 필드 산화막을 형성하는 단계, 패드 절연막 패턴이 노출되도록 산화 방지막 패턴의 양측부를 식각하는 단계, 패드 절연막이 노출된 결과물 기판 전면에 절연막을 도포하는 단계, 산화 방지막 패턴이 노출되도록 절연막을 에치백하는 단계, 에치백에 의하여 노출된 산화 방지막 패턴 및 그 하부의 패드 절연막 패턴을 전면 제거함으로써 기판의 활성 영역을 노출시키는 단계 및 에치백된 절연막 패턴을 부분적으로 습식 식각함으로써 필드 산화막의 에지와 노출된 기판 간의 단차를 낮추어 주는 단차 완화 패턴을 필드 산화막의 에지에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다. 이와 같이 기판 표면 상의 단차를 완화시킴으로써 반도체 소자 제조 공정의 후속 공정을 용이하게 진행할 수 있다.

Description

반도체 장치의 소자 분리 방법
제1도 내지 제4도는 종래의 소자 분리 방법을 설명하기 위하여 도시된 단면도들이다.
제5도 내지 제12도는 본 발명에 의한 소자 분리 방법의 일 실시예를 설명하기 위하여 도시된 단면도들이다.
본 발명은 국부적 산화(LOCal Oxidation of Silicon, 이하, LOCOS라 한다) 방법에 의한 반도체 장치의 소자 분리 방법에 있어서, 특히 소자 활성 영역과 비활성 영역의 경계부에서 버즈빅(Bird's Beak)이 형성되는 것을 방지하면서, 소자 활성 영역 기판 면에 대한 필드 산화막의 에지부에 형성되는 단차를 완화시키며, 반도체 장치의 제조 공정 중에 게이트 절연막이 얇게 형성되는 것을 방지할 수 있는 LOCOS 방법을 이용한 반도체 장치의 소자 분리 방법에 관한 것이다.
종래에는 반도체 장치를 제조함에 있어서, LOCOS 방법을 이용하여 반도체 장치의 소자간 분리는 그 공정의 간편성을 이유로 가장 빈번하게 이용되는 소자 분리 방법 중의 하나이다.
그러나, LOCOS 방법에 의한 소자 분리는 그 제조 공정 중 소자 분리 영역에 형성된 필드 산화막과 소자 활성 영역 기판 간의 경계부에서 버즈빅(Bird's Beak)이라 불리는 새부리 형상의 불필요한 요소가 발생된다. 이러한 버즈빅의 형성은 소자 활성 영역의 면적을 감소시킴으로써 고집적을 요하는 현재의 반도체 장치의 제조에 있어서는 합리적인 방법이 되지 못하고 있다. 한편, 버즈빅은 그 자체가 불균일하게 형성되기 때문에 제조 공정 중에 적절한 수단을 도입하여 억제하기가 어렵다. 또한 소자 분리 영역 상에 필드 산화막을 형성할 때, 그 절연막의 가장자리에서 인접 물질 간의 열팽창 계수의 차이에 따른 응력의 집중으로 인하여 기판에 결정 결함이 초래됨으로써 누설 전류가 증가하게 된다.
전술한 LOCOS 방법에 의한 반도체 장치의 소자 분리는 버즈빅의 형성에서 비롯되므로 이를 제거하기 위한 여러 노력 중, 패드 절연막을 상당히 얇은 두께, 예컨대 100Å 이하로 형성한 후, 필드 산화막을 형성하는 방법과 패드 절연막을 실리콘 옥시나이트라이드를 이용하여 형성한 후, 필드 산화막을 형성하는 방법이 그 대표적인 개선 방법이다.
그러나, 상기의 두 가지 방법에 의하면, 전술한 버즈빅이 형성되는 것을 방지할 수 있는 반면에, 소자 활성 영역의 기판 면에 대한 필드 산화막의 에지부의 경사도가 급하게 형성됨으로써, 소자 활성 영역의 기판과 필드 산화막 간의 큰 단차를 초래한다. 반도체 장치의 제조 공정에서 기판 상에 형성된 패턴들 간의 단차가 클수록 그 제조 공정이 원활하게 진행될 수 없다.
그런데 후속되는 게이트 절연막을 형성하기 위한 산화 공정 및 게이트 형성 공정시, 단차 부위는 후속 공정에 영향을 끼쳐 완성된 소자의 전기적 신뢰성을 감소시키는 요인으로 작용한다.
이하, 첨부 도면을 참조하여 종래의 반도체 장치의 소자 분리 방법에 대해 구체적으로 설명하고, 그 문제점을 살펴보기로 한다. 첨부 도면 제1도 내지 제4도는 종래의 LOCOS 방법을 이용한 반도체 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.
제1도는 기판(10) 상에 패드 절연막(15) 및 산화 방지막(20)을 순차적으로 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 기판(10)상에 패드 절연막(15)을 형성하는 제1 공정 및 상기 패드 절연막(15)상에 산화 방지막(20)을 형성하는 제2 공정으로 진행한다. 이때, 상기 패드 절연막(15)은 후속되는 산화 공정에서 버즈빅이 발생하는 것을 방지하기 위하여 박막으로 형성하는 것이 바람직하며, 이는 실리콘 옥시나이트라이드를 이용하여 형성할 수도 있다.
제2도는 상기 기판(10)의 소자 분리 영역을 노출시키는 산화 방지막 패턴(20a) 및 패드 절연막 패턴(15a)의 개구부(25)를 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 기판(10)의 소자 활성 영역 상에는 상기 산화 방지막 패턴(20a) 및 패드 절연막 패턴(15a)이 잔존하고, 상기 기판(10)의 소자 분리 영역은 노출되도록 상기 산화 방지막(제1도의 20) 및 패드 절연막(제1도의 15)을 제거함으로써 상기 개구부(25)를 형성하는 패터닝 공정으로 진행한다.
제3도는 필드 산화막(30)을 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 산화 방지막 패턴(20a)을 마스크로 이용하여 상기 노출된 기판(10) 상에 상기 필드 산화막(30)을 형성하는 산화 공정으로 진행한다. 이때, 상기 패드 절연막 패턴(15a)은 종래의 LOCOS 산화 공정에서 수반되는 버즈빅이 발생되는 것을 억제하는 역할을 한다.
제4도는 소자 활성 영역의 기판(10)을 노출시키는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 산화 방지막 패턴(제3도의 20a) 및 패드 절연막 패턴(제3도의 15a)을 제거함으로써 상기 기판(10)의 소자 활성 영역을 노출시키는 공정으로 진행한다. 이때, 상기 필드 산화막(30)은 상기 노출된 기판 면에 대한 경사도(θ1), 즉 단차가 크게 형성되어 후속 공정시 형성되는 막 또는 패턴을 불균일하게 하는 단차 도포성 등의 문제점을 야기한다.
상술한 종래의 LOCOS 방법을 이용한 반도체 소자의 분리 방법에 의하면, 필드 산화막의 에지부와 소자 활성 영역의 기판 면과의 큰 단차로 인한 후속 공정의 열화 초래하므로 다른 개선 방법이 필요하게 되었다.
따라서, 본 발명의 목적은 종래의 LOCOS 방법을 이용한 반도체 소자 분리 방법에서 필드 산화막의 단차를 완화시킴으로써 후속 공정을 용이하게 진행할 수 있는 반도체 장치의 소자 분리 방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위한 반도체 장치의 소자 분리 방법에 있어서, 기판 상에 패드 절연막 및 산화 방지막을 순차적으로 적층하는 제1단계; 상기 산화 방지막 및 패드 절연막을 패터닝하여 기판의 비활성 영역을 노출시키는 모양의 산화 방지막 패턴 및 패드 절연막 패턴을 형성하는 제2단계; 상기 노출된 기판을 산화함으로써 필드 산화막을 형성하는 제3단계; 상기 패드 절연막 패턴의 가장자리부가 노출되도록 상기 산화 방지막 패턴의 양측부를 식각하는 제4단계; 상기 패드 절연막이 노출된 결과물 기판 전면에 절연막을 도포하는 제5단계; 상기 산화 방지막 패턴이 노출되도록 상기 절연막을 에치백하는 제6단계; 상기 에치백에 의하여 노출된 산화 방지막 패턴 및 그 하부의 패드 절연막 패턴을 전면 제거함으로써 기판의 활성 영역을 노출시키는 제7단계; 및 상기 에치백된 절연막 패턴을 부분적으로 습식 식각함으로써 상기 필드 산화막의 에지와 상기 기판 간의 단차를 낮추어 주는 단차 완화 패턴을 상기 필드 산화막의 에지에 형성하는 제8단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
상기 본 발명의 목적은 다음의 여러 가지에 의하여 바람직하게 달성될 수 있다. 즉, 상기 패드 절연막은 실리콘 옥시나이트라이드로 형성하는 것이 바람직하다. 한편, 상기 제4단계의 식각은 습식 식각 방법을 이용할 수 있으며, 이때, 상기 습식 식각은 그 식각제로 인산(H3PO4)을 이용할 수 있다. 상기 절연막은 HTO, BPSG, PSG 및 USG 중 어느 하나의 물질을 이용하여 형성할 수 있으며, 상기 패드 절연막은 스트레스 버퍼용 산화막을 이용하여 형성할 수 있다. 한편, 상기 스트레스 버퍼용 산화막은 100Å 이하, 예컨대 60Å 정도의 두께로 형성하는 것이 바람직하다. 상기 제6단계의 에치백은 CMP 방법 및 건식 식각 방법 중 어느 하나의 방법을 이용하여 진행할 수 있다.
이하, 첨부 도면을 참조하여 본 발명에 대하여 더욱 상세하게 설명하기로 한다. 첨부 도면 제5도 내지 제12도는 본 발명에 의한 반도체 소자의 소자 분리 방법의 일 실시예를 설명하기 위하여 도시한 단면도들이다.
제5도는 기판(110) 상에 패드 절연막(115) 및 산화 방지막(120)을 순차적으로 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 기판(110) 상에 패드 절연막(115)을 형성하는 제1공정 및 상기 패드 절연막(115) 상에 산화 방지막(120)을 형성하는 제2공정으로 진행한다. 이때, 상기 패드 절연막(115)은 후속되는 산화 공정에서 버즈빅이 발생하는 것을 방지하기 위하여 가능한 한 박막으로 형성하는 것이 바람직하며, 예컨대 160Å 정도의 두께를 갖도록 형성할 수 있다. 한편 상기 패드 절연막(115)은 실리콘 옥시나이트라이드를 이용하여 형성함으로써 필드 산화막을 형성할 때 발생되는 버즈빅을 방지할 수도 있다. 한편, 상기 산화 방지층(23)은 질화물을 이용하여 형성할 수 있으며, 상기 패드 절연막(115)에 비하여 상당히 두껍게, 예컨대 1500Å 정도로 형성할 수 있다.
한편, 상기 패드 절연막(115)을 스트레스 버퍼용 산화막을 이용하여 100Å 이하, 예컨대 60Å 정도의 두께를 형성할 수 있다.
제6도는 상기 기판(110)의 소자 분리 영역을 노출시키는 산화 방지막 패턴(120a) 및 패드 절연막 패턴(115a)을 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 기판(110)의 소자 활성 영역 상에는 상기 산화 방지막 패턴(120a) 및 패드 절연막 패턴(115a)이 잔존하고, 상기 기판(110)의 소자 분리 영역은 노출되도록 상기 산화 방지막(제5도의 120) 및 패드 절연막(제5도의 115)을 패터닝하는 공정으로 진행한다.
제7도는 필드 산화막(130)을 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 산화 방지막 패턴(120a)을 마스크로 이용하여 상기 노출된 기판(110) 상에 상기 필드 산화막(125)을 형성하는 산화 공정으로 진행한다. 이때 상기 필드 산화막(125)은 3500Å 정도로 형성할 수 있다.
제8도는 소자 활성 영역의 기판(110) 상의 패드 절연막 패턴(115a)이 산화 방지막 패턴(120b)에 의하여 일부 노출되도록 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 상기 산화 방지막 패턴(제7도의 120a)의 양측부를 인산 용액(H3PO4)을 이용한 습식 식각 방법에 의하여 제거함으로써 상기 패드 절연막 패턴(115a)을 노출시키는 공정으로 진행한다. 이때, 상기 패드 절연막 패턴(115a)은 200Å 정도의 노출 폭을 갖도록 식각할 수 있다.
제9도는 절연막(130)을 상기 제8도의 결과물 기판 전면에 형성하는 공정을 설명하기 위하여 도시한 단면도로서, 이는 화학 기상 증착(CVD) 방법에 의한 공정으로 진행한다. 이때, 상기 절연막(130)은 고온 열 산화막(HTO)으로 형성하는 것이 바람직하며, 2500Å 정도의 두께로 형성할 수 있다. 한편, 상기 절연막(130)은 HTO, BPSG, PSG 및 USG 중 어느 하나의 물질을 이용하여 형성할 수 있다.
제10도는 상기 절연막(제9도의 130)을 에치백하는 공정을 설명하기 위하여 도시한 단면도로서, 130a는 에치백된 절연막을 지시하며, 이는 상기 산화 방지막 패턴(120b)을 식각 스토퍼로 이용하여 상기 절연막(제9도의 130)을 에치백하는 공정으로 진행한다. 즉, 상기 에치백 공정에 의하여 상기 산화 방지막 패턴(120b)을 노출시키는 상기 에치백된 절연막(130a)이 형성된다. 이때, 상기 에치백은 CMP 또는 건식 식각 방법을 이용하여 진행할 수 있다.
제11도는 기판의 소자 활성 영역을 노출시키는 개구부(135)를 형성하도록 식각하는 공정을 설명하기 위하여 도시한 단면도로서, 115b는 상기 식각에 의하여 잔존하는 패드 절연막 패턴, 135는 기판(110)의 소자 활성 영역을 노출시키는 개구부를 지시한다. 이는 상기 결과물 기판 상에서 상기 노출된 산화 방지막 패턴(제10도의 120b) 및 그 하부의 패드 절연막 패턴(제10도의 115a)을 제거함으로써 기판(110)의 소자 활성 영역을 노출시키는 상기 개구부(135)를 형성하는 습식 식각 공정으로 진행한다.
제12도는 상기 필드 산화막(125) 에지부의 단차를 완화시키기 위하여 진행하는 식각 공정을 설명하기 위하여 도시한 단면도로서, 140은 상기 식각에 의하여 형성된 단차 완화 패턴, θ2는 상기 기판(10)의 소자 활성 영역과 상기 단차 완화 패턴(140) 간의 경사도를 지시한다.
이는 상기 에치백된 절연막(제11도의 130a)의 100Å 정도를 습식 식각에 의하여 제거함으로써 상기 필드 산화막(125) 에지부 상에 그 단차를 완화시키는 상기 단차 완화 패턴(140)을 형성하는 공정으로 진행한다. 상기 단차 완화 패턴(140)은 상기 제11도의 결과물에서 상기 에치백된 절연막(130a)과 그 하부의 잔존하는 패드 절연막 패턴(115b)을 함께 지칭하여 도시하였다. 즉 엄격하게 구분한다면, 상기 단차 완화 패턴(140)의 기판(10)과 면하는 일정 두께는 상기 잔존 패드 절연막 패턴(115b)으로 이루어지며, 그 상부는 에치백된 절연막(130b)으로 이루어진다. 그러나 이러한 구분은 상기 제12도의 결과물에서는 큰 의미가 없으므로 상기 두 물질층(130a 및 115b)을 상기 설명과 같이 140으로 통칭하였다. 상기 단차 완화 패턴(140)은 후속 공정을 용이하게 함으로써 전술한 종래의 방법이 갖는 문제점, 즉 큰 단차(또는 경사도, 제4도의 θ1)가 후속 공정을 용이하게 진행할 수 없는 문제를 해결할 수 있음은 명백하다.
본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (8)

  1. 반도체 장치의 소자 분리 방법에 있어서, 기판 상에 패드 절연막 및 산화 방지막을 순차적으로 적층하는 제1단계; 상기 산화 방지막 및 패드 절연막을 패터닝하여 기판의 비활성 영역을 노출시키는 모양의 산화 방지막 패턴 및 패드 절연막 패턴을 형성하는 제2단계; 상기 노출된 기판을 산화함으로써 필드 산화막을 형성하는 제3단계; 상기 패드 절연막 패턴의 가장자리부가 노출되도록 상기 산화 방지막 패턴의 양측부를 식각하는 제4단계; 상기 패드 절연막이 노출된 결과물 기판 전면에 절연막을 도포하는 제5단계; 상기 산화 방지막 패턴이 노출되도록 상기 절연막을 에치백하는 제6단계; 상기 에치백에 의하여 노출된 산화 방지막 패턴 및 그 하부의 패드 절연막 패턴을 전면 제거함으로써 기판의 활성 영역을 노출시키는 제7단계; 및 상기 에치백된 절연막 패턴을 부분적으로 습식 식각함으로써 상기 필드 산화막의 에지와 상기 기판 간의 단차를 낮추어 주는 단차 완화 패턴을 상기 필드 산화막의 에지에 형성하는 제8단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  2. 제1항에 있어서, 상기 패드 절연막은 실리콘 옥시나이트라이드로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  3. 제1항에 있어서, 상기 제4단계의 식각은 습식 식각 방법을 이용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  4. 제3항에 있어서, 상기 습식 식각은 인산(H3PO4)을 식각제로 이용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  5. 제1항에 있어서, 상기 절연막은 HTO, BPSG, PSG 및 USG 중 어느 하나의 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  6. 제1항에 있어서, 상기 패드 절연막은 스트레스 버퍼용 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  7. 제6항에 있어서, 상기 스트레스 버퍼용 산화막은 100Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  8. 제1항에 있어서, 상기 제6단계의 에치백은 CMP 방법 및 건식 식각 방법 중 어느 하나의 방법을 이용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
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