KR19990057359A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 질화막 스페이서가 형성되는 부분의 하부에 스트레스완화층을 형성하여 질화막 스페이서가 반도체기판과 직접적으로 접촉되지 않게함으로써 산화공정시 버즈 빅(bird's beak)이 발생하는 것을 방지하고, 소자분리 절연막의 가장자리에 집중되는 스트레스를 완화시켜 상기 질화막 스페이서에 의한 스트레스로 야기되는 셀간의 누설전류를 최소화하고, 게이트 패턴 형성을 위한 식각공정시 게이트 절연막의 손상을 방지하며 소자의 전기적 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 형성방법

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 소자분리 산화막 형성시 버즈 빅이 발생하는 것을 방지하기 위해 형성하는 질화막 스페이서에 의한 스트레스를 완화하기 위하여 형성하는 상기 질화막 스페이서가 형성될 부분의 하부에 다결정실리콘 또는 산화막으로 스트레스완화층을 형성시켜 질화막 스페이서에 의한 스트레스를 줄여 셀과 셀사이에서 누설전류가 발생하는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.

일반적으로 반도체소자는 트랜지스터나 커패시터 등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.

최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.

이러한 소자분리 영역의 제조방법으로는 질화막 패턴을 마스크로 하여 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon : 이하 LOCOS 라 함) 방법이나 반도체기판에 트렌치를 형성하고 이를 절연물질로 매립하는 트렌치분리 등의 방법이 사용되고 있으며, 그 중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈빅이 생성되어 기판 스트레스(stress)에 의한 격자 결함이 발생되는 단점이 있다.

상기 LOCOS 필드산화막의 제조방법을 살펴보면 다음과 같다.

먼저, 반도체기판의 상부에 패드산화막을 형성한다.

다음, 상기 패드산화막 상부에 질화막을 증착한다.

그 다음, 상기 질화막 상부에 감광막을 도포한다.

그 후, 소자분리 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한다.

이어서, 상기 감광막 패턴을 식각마스크로 사용하여, 상기 질화막 및 패드산화막을 패터닝한다.

그리고, 상기 감광막 패턴을 제거하고, 상기 질화막 및 패드산화막의 측벽에 질화막 스페이서를 형성한다.

이어서, 상기 소자분리 영역으로 예정된 부분의 반도체기판을 산화시켜 소자분리 산화막을 형성한다.

상기와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 반도체소자의 집적도가 증가하면서, 소자분리막의 크기가 감소할 수 밖에 없으며 콘택홀들과의 스페이스 마진이 줄어들어 버즈 빅의 존재는 이전에 비하여 더욱 심각한 문제를 일으켜서, 상기 버즈 빅을 방지하기 위하여 상기 버즈 빅이 생성되는 부위에 질화막 스페이서를 형성하는데 상기 질화막 스페이서는 반도체기판과 서로 접촉되어 격자결함을 발생시키고, 그로 인하여 누설전류가 발생하게 되며 후속 게이트 절연막의 신뢰성을 떨어뜨리는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 질화막 스페이서가 형성될 부분의 하부에 스트레스완화층을 형성하여 상기 질화막 스페이서에 의한 스트레스에 의해 반도체기판 내부에 격자결함이 발생되어 누설전류가 발생하는 것을 최소화시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 2 는 본 발명의 제2실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 3 는 본 발명의 제3실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 4 는 본 발명의 제4실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 5 는 본 발명의 제5실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

◈ 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 패드절연막

15 : 제1질화막 17 : 스트레스완화층

19 : 제2질화막 21 : 소자분리 절연막

23 : 제3질화막

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은,

소자분리 영역으로 예정된 반도체기판을 노출시키는 패드절연막 패턴 및 제1질화막 패턴을 형성하는 공정과,

상기 구조 상부에 스트레스완화층을 형성하는 공정과,

상기 스트레스완화층의 양측벽에 제2질화막 스페이서를 형성하는 공정과,

상기 제2질화막 스페이서에 의해 노출된 상기 스트레스완화층을 제거하여 상기 반도체기판을 노출시키는 공정과,

상기 노출된 반도체기판을 산화시켜 소자분리 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.

도 1a 내지 도 1e 는 본 발명의 제1실시예에 의한 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11)의 상부에 패드절연막(13) 및 제1질화막(15)을 형성하고,

그리고, 상기 소자분리마스크를 사용한 식각공정으로 패드절연막(13) 패턴 및 제1질화막(15) 패턴을 형성한다. (도 1a참조)

그 다음, 상기 구조 전면에 스트레스완화층(17)을 형성한 뒤, 그 상부에 제2질화막(19)을 형성한다. (도 1b참조)

다음, 상기 제2질화막(19)을 상기 스트레스완화층(17)의 소정 두께를 전면식각방법으로 제거하여 상기 스트레스완화층(17)의 양측벽에 제2질화막(19) 스페이서를 형성한다. (도 1c참조)

그 다음, 상기 스트레스완화층(17)을 전면식각하여 상기 반도체기판(11)을 노출시킨다. (도 1d참조)

그 후, 상기 노출된 반도체기판(11)을 산화시켜 소자분리 절연막(21)을 형성한 다음, 열처리공정을 실시한다. 이때, 상기 소자분리 절연막(21)은 습식산화 또는 건식산화공정으로 형성할 수 있고, 습식 및 건식산화 공정을 병행하여 형성할 수 있다. (도 1e참조)

본 발명에 따른 제2실시예를 살펴보기로 한다.

상기 도 1c 까지의 공정을 실시한 다음, 상기 스트레스완화층(17)의 일부 두께를 전면적으로 건식식각한다.

다음, 제1실시예의 공정과 동일하게 실시한다. (도 2참조)

또한, 본 발명에 따른 제3실시예는 상기 제1실시예의 도 1d 까지 공정을 실시한 다음, 상기 소자분리 영역으로 예정되어 노출된 반도체기판(11)을 건식식각공정으로 일정 두께 식각하여 홈을 형성한다. (도 3참조)

그 후, 상기 제1실시예의 공정과 동일한 공정을 실시한다.

그 다음, 본 발명의 제4실시예에 대하여 살펴보기로 하면 제1실시예이 도 1d 까지의 공정을 실시하고, 소자분리 영역으로 예정되어 노출된 반도체기판(11)을 건식경사식각하여 홈을 형성한다. (도 4참조)

그리고, 상기 제1실시예의 공정과 동일한 공정을 실시하여 소자분리 절연막을 형성한다.

또한, 본 발명의 제5실시예에 대하여 살펴보면, 상기 제1실시예의 도 1d 까지의 공정을 실시한 다음, 상기 구조 전면에 제3질화막을 형성하고 상기 반도체기판(11)이 노출될 때까지 전면식각하여 상기 제2질화막(19) 스페이서 및 스트레스완화층(17)의 측벽에 제3질화막 스페이서를 형성한다. 그 후, 상기 노출된 반도체기판(11)을 산화하여 소자분리 절연막을 형성한다. (도 5참조)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 질화막 스페이서가 형성되는 부분의 하부에 스트레스완화층을 형성하여 질화막 스페이서가 반도체기판과 직접적으로 접촉되지 않게함으로써 산화공정시 버즈 빅(bird's beak)이 발생하는 것을 방지하고, 소자분리 절연막의 가장자리에 집중되는 스트레스를 완화시켜 상기 질화막 스페이서에 의한 스트레스로 야기되는 셀간의 누설전류를 최소화하고, 게이트 패턴 형성을 위한 식각공정시 게이트 절연막의 손상을 방지하며 소자의 전기적 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

1. 소자분리 영역으로 예정된 반도체기판을 노출시키는 패드절연막 패턴 및 제1질화막 패턴을 형성하는 공정과,

   상기 구조 상부에 스트레스완화층을 형성하는 공정과,

   상기 스트레스완화층의 양측벽에 제2질화막 스페이서를 형성하는 공정과,

   상기 제2질화막 스페이서에 의해 노출된 상기 스트레스완화층을 제거하여 상기 반도체기판을 노출시키는 공정과,

   상기 노출된 반도체기판을 산화시켜 소자분리 절연막을 형성하는 공정과,

   상기 소자분리 절연막이 형성된 반도체기판을 열처리하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
2. 제 1 항에 있어서,

   상기 스트레스완화층은 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
3. 제 1 항에 있어서,

   상기 제2질화막 스페이서 형성공정시 상기 스트레스완화층은 반도체기판이 노출되지 않고 소정 두께만 식각하여 제거하고 소자분리 절연막을 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
4. 제 1 항에 있어서,

   상기 스트레스완화층을 제거하여 반도체기판을 노출시킨 다음, 상기 반도체기판을 일정 두께 제거하여 홈을 형성하고 소자분리 절연막을 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
5. 제 1 항에 있어서,

   상기 노출된 반도체기판을 경사건식식각하여 홈을 형성한 다음 소자분리 절연막을 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
6. 제 1 항에 있어서,

   상기 제2질화막 스페이서 및 스트레스완화층의 측벽에 제3질화막 스페이서를 형성한 다음, 소자분리 절연막을 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.