KR100419877B1 - 반도체 장치의 소자 분리 방법 - Google Patents

반도체 장치의 소자 분리 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 소자 분리방법에 관한 것으로써, 보다 구체적으로는 반도체 기판상의 다수개의 액티브 영역들을 격리시키는 방법에 관한 것이다.
본 발명은, 반도체 기판상에 패드 산화막, 폴리 실리콘층 및 제1 질화막을 적층하는 단계와, 소자 분리 예정 영역 상부의 제1 질화막을 패터닝하는 단계와, 노출된 폴리 실리콘층의 표면을 산화시켜 희생 산화막을 형성하는 단계와, 반도체 기판의 표면을 클리닝하여 상기 희생 산화막을 제거하는 단계와, 패터닝된 제1 질화막의 측벽부에 산화 저지용 스페이서를 형성하는 단계와, 노출된 반도체 기판의 표면을 산화시켜 소자 분리용 산화막을 형성하는 단계를 포함한다.

Description

반도체 장치의 소자 분리 방법
본 발명은 반도체 제조 공정에 관한 것으로써, 보다 구체적으로는 반도체 기판상의 다수개의 액티브 영역들을 격리시키는 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체 소자들이 소형화되어가고, 반도체 소자의 집적도가 증가되어 감에 따라, 반도체 소자들의 소자들을 분리시키기 위한 효과적이고, 안정적인 격리 공정을수행하는 것이 점점 더 어려워지고 있다. 따라서 일반적인 LOCOS(LOCal Oxidation of Silicon) 공정의 한계는 새로운 격리 공정의 개발과 연구를 촉진시키게 되었다.
일반적인 LOCOS 공정에서는 반도체 기판상에 패드 산화막을 형성하고, 필드 산화막을 형성할 때 마스크로 사용할 질화막을 형성한다. 이어 필드 영역을 한정하기 위한 마스크를 사용하여 상기 질화막을 패터닝한다. 패터닝된 질화막을 마스크로 하여 패드 산화막을 식각하여 필드 영역의 반도체 기판을 노출시킨다. 그후, 노출된 반도체 기판의 영역에 필드 산화막을 형성한다.
이때, 필드 산화막의 양 측부에서는 패드산화막 하부의 반도체 기판에서 버즈빅(Bird's Beak) 현상이 발생하여 활성영역이 줄어든다는 단점이 있다.
이를 개선하기 위하여 폴리 버퍼드층(Poly Buffered LOCOS : 이하 PBL)을 이용한 소자 분리 방법이 제안되었다.
이를 도1A 내지 도 1D를 참조하여 설명한다. 우선 도1A에 도시된 바와 같이, 반도체 기판(10)상에 100Å 내지 250Å 두께의 패드 산화막(11)을 형성한다. 이 패드 산화막(11)은, 필드 산화막 형성 공정에서 산화 방지막으로 사용되는 질화막의 응력을 완화시키기 위한 것이다. 이어 600℃ 내지 650℃의 온도에서 실란(SiH4)가스를 사용하여 LPCVD방법으로 500Å정도의 도핑되지 않은 폴리층(12)을 형성한다. 이후, 700℃ 내지 850℃의 온도에서 SiH4와 NH3가스를 사용하여 LPCVD방법으로 1500Å 내지 2000Å 두께의 질화막(13)을 증착한다.
이후, 도1B에 도시된 바와 같이 필드 영역을 한정하기 위한 감광 마스크(14)를 사용하여 노출된 질화막(13)을 에치하여 패터닝한다. 이때 질화막(13) 하부의 폴리 실리콘(12)층이 약간 제거되는 정도로 오버 에치를 행한다.
이어 감광 마스크(14)을 제거한 후, 1C에 도시된 바와 같이 1100℃의 온도에서 노출된 폴리 실리콘층(12)과, 폴리 실리콘층(12)의 하부에 위치한 반도체 기판(10)을 열 산화시켜 3000Å 내지 3500Å 두께의 소자 분리용 산화막(15)을 형성한다.
이어 남아있는 질화막(13)을 인산(H3PO4) 용액으로 제거하고, 폴리 실리콘층(12)을 드라이 에치로 제거하여, 도1D에 도시된 바와 같이 소자 분리용 산화막(15)이 형성된 반도체 기판(10)을 제공한다.
그러나 상기한 방법에 의하여 소자 분리막 또한, 여전히 패드 산화막을 통해 긴 버즈빅이 형성되므로써 디자인 룰이 0.3㎛이하인 소자 분리 공정에는 적용하기 어렵다는 문제점을 갖는다.
본 발명은 소자 분리용 산화막의 형성시 발생하는 버즈빅 현상을 줄이고, 패드 산화막을 통해 버즈빅이 소자 활성 영역으로의 침투하는 것을 방지하도록 하는 반도체 장치의 소자 분리 방법을 제공하는 것을 목적으로 한다.
도1A 내지 도1D는 종래의 기술에 따른 반도체 장치의 소자 분리 공정도
도2A 내지 도2H는 본 발명의 기술에 따른 반도체 장치의 소자 분리 공정도.
*도면의 주요 부분에 대한 부호의 설명
10, 20 : 기판 11, 21 : 패드 산화막
12, 22 : 폴리 실리콘층 13, 23 : 제1 질화막
22' : 희생 산화막 23' : 제2 질화막
23" : 질화막 스페이서 14, 24 : 마스크
15, 25 : 소자 분리용 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 패드 산화막, 폴리 실리콘층 및 제1 질화막을 적층하는 단계와, 소자 분리 예정 영역상부의 제1 질화막을 패터닝하는 단계와, 노출된 폴리 실리콘층의 표면을 산화시켜 희생 산화막을 형성하는 단계와, 반도체 기판의 표면을 클리닝하여 상기 희생 산화막을 제거하는 단계와, 패터닝된 제1 질화막의 측벽부에 산화 저지용 스페이서를 형성하는 단계와, 노출된 반도체 기판의 표면을 산화시켜 소자 분리용 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 패드 산화막 상부이 폴리 실리콘층에 희생 산화막을 미리 성장시켜 제거하고, 소자 분리용 산화막이 형성될 영역의 상부에 위치한 폴리 실리콘층의 측부에 산화 저지용 스페이서를 형성하여 희생 산화막이 제거되어진 부분을 매우도록 함과 동시에 노출된 폴리 실리콘층의 폭을 줄인다. 따라서 미세 패턴에 적용 가능하게 되고, 폴리 실리콘층의 측부가 산화되는 것을 방지하게 된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부된 도면 도 2A 내지 도 2H를 참조하여 본 발명에 따른 실시예에 대하여 설명하도록 한다.
먼저, 도2A에 도시된 바와 같이, 실리콘 기판(20)상에 100Å 내지 150Å 두께의 패드 산화막(21)을 800℃ 내지 850℃의 온도에서 웨트(wet) 산화법 또는 900℃에서 드라이 산화법으로 증착한다. 이어, 450Å 내지 550Å 두께의 폴리 실리콘층(22)을 SiH4가스를 사용하여, 500℃ 내지 650℃의 온도 및 0.2torr 내지 0.3torr의 압력하의 LPCVD 방법으로 증착시킨다. 계속하여 750℃ 내지 850℃의 온도에서 SiH4와 NH3가스를 사용하여, 0.3torr 내지 0.35torr의 LPCVD 방식으로 2000Å 내지 25000Å의 두께의 제1 질화막(23)을 증착한다.
이어, 도2B에 도시된 바와 같이, 제1 질화막(23)의 상부에 소자 분리 영역 형성용 마스크(24)를 패터닝하고, 제1 질화막(23), 폴리 실리콘층(22) 및 패드 산화막(21)을 차례로 드라이 에치한다. 이때, 제1 질화막(23)의 하부에 위치한 폴리 실리콘층(22)이 50Å 내지 100Å 정도 오버 에치(over etch)되도록 하여, 소자 분리 예상 영역 상부의 폴리 실리콘층(22)을 노출시킨다.
계속하여 노출된 폴리 실리콘층(22)을 산화시켜, 도2C에 도시된 200Å 내지 300Å 정도의 두께의 희생 산화막(22')을 성장시킨다. 이때, 폴리 실리콘층(22)은 노출된 면에서 모든 방향으로 산화가 이루어지므로, 제1 질화막(22)의 하부인 노출된 폴리실리콘층(22)의 측부에도 희생 산화막(22')이 형성된다.
그리고나서, HF 용액, HF와 80℃의 NH4OH의 혼합용액 또는 BOE를 사용하여 실리콘 기판을 클리닝하므로써 도2D에 도시된 바와 같이 상기 희생 산화막(22')을 제거한다.
이어 제2 질화막(23')을 제1 질화막과 동일한 조건에서 150Å 내지 300Å의 두께로 증착하며, 도2E에 도시된 것처럼, 희생 산화막(22')이 제거되어 생긴 제1 질화막(23)의 하부의 빈 공간을 메우도록 한다.
계속하여 등방성 드라이 에치를 실시하여 소자 분리용 산화막이 형성될 영역상부에 증착된 제2 절연막(23')을 제거한다. 따라서 도2F에 도시된 산화 저지용 질화막 스페이서(23")가 형성되고, 소자 분리용 산화막이 형성될 영역 상부의 폴리 실리콘층(22)만이 노출되어진다. 즉, 산화 저지용 질화막 스페이서(23")가 소자 분리용 산화막이 형성될 영역을 줄이게 되고, 소자 분리용 산화막이 형성될 영역 상부에 위치한 폴리 실리콘층(22)의 측부를 비롯하여 제1 질화막(23)의 하부의 폴리실리콘층(22)의 노출을 방지하게 된다. 따라서 소자 분리용 산화막을 형성하기 위한 산화 공정중에서, 상기한 산화 저지용 질화막 스페이서(23")는 노출된 폴리 실리콘층(22)의 측부에서 발생하는 산화를 억제하게 되어, 이 부분에서 제1 질화막(23)이 들려올려지는 것을 방지하게 된다.
후속 공정으로, NH4OH 또는 H2SO4, HF 와 80℃의 NH4OH를 혼합한 용액을 사용하여 실리콘 기판을 클리닝 공정을 수행한다. 이어 1000℃ 내지 1100℃의 고온에서 2500Å 내지 3000Å의 두께로 산화막을 열성장시켜 도2G에 도시된 소자 분리용 산화막(25)을 형성한다. 질화막 스페이서(23")의 폭만큼 폴리실리콘층(22)의 노출 영역이 줄어들었으므로 상기 소자 분리용 산화막(25)은 종래의 것에 비하여 폭이 작아지게 된다. 또한 질화막 스페이서(23")가 노출된 폴리 실리콘층(22)의 측부의 산화를 방지하게 되므로 폴리 실리콘층(22)의 측부에서 발생하던 버드빅이 줄어들게 된다. 또한 종래의 버즈빅이 형성되는 부분의 질화막의 두께를 증가시키게 되어 패드 산화막(21)을 통하여 발생하던 버즈빅을 방지한다.
이후, 제1 질화막(23)과, 질화막 스페이스(23")를 인산 용액으로 제거하여,도2H에 도시된 바와 같은 소자 분리용 산화막이 형성된 실리콘 기판을 제조한다.
이상에서 자세히 설명된 바와 같이, 본 발명은 패드 산화막 상부이 폴리 실리콘층에 희생 산화막을 미리 성장시켜 제거하고, 소자 분리용 산화막이 형성될 영역의 상부에 위치한 폴리 실리콘층의 측부에 산화 저지용 스페이서를 형성하여 희생 산화막이 제거되어진 부분을 매우도록 함과 동시에 노출된 폴리 실리콘층의 폭을 줄인다. 따라서 미세 패턴에 적용 가능하게 되고, 폴리 실리콘층의 측부가 산화되는 것을 방지하게 된다.
또, 질화막의 들림 현상을 방지하고, 버즈빅의 길이를 줄이게 된다. 또한 폴리 실리콘층 내부와 반도체 기판에서 이중으로 발생하던 버즈빅을 방지하게 된다.
기타, 본 고안은 요지를 일탈하지 않는 범주에서 다양하게 변경하여 실시할 수 있다.

Claims (18)

  1. 반도체 기판상에 패드 산화막, 폴리 실리콘층 및 제1 질화막을 적층하는 단계와,
    소자 분리 예정 영역 상부의 제1 질화막을 패터닝하는 단계와,
    노출된 폴리 실리콘층의 표면을 산화시켜 희생 산화막을 형성하는 단계와,
    반도체 기판의 표면을 클리닝하여 상기 희생 산화막을 제거하는 단계와,
    패터닝된 제1 질화막의 측벽부에 산화 저지용 스페이서를 형성하는 단계와,
    노출된 반도체 기판의 표면을 산화시켜 소자 분리용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  2. 제 1 항에 있어서, 제1 질화막을 패터닝하는 단계에서, 상기 폴리 실리콘층이 50Å 내지 100Å 정도 오버에치되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  3. 제 1 항에 있어서, 희생 산화막을 성장시키는 단계에서 상기 희생 산화막은 200Å 내지 300Å 정도의 두께로 성장되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  4. 제 1 항에 있어서, HF 용액 또는 BOE를 사용하여 상기 희생 산화막을 제거하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  5. 제 1 항에 있어서, 상기 산화 저지용 스페이서를 형성하는 단계는,
    반도체 기판상에 제2 질화막을 증착하는 단계와,
    소자 분리 예정 영역을 노출시키기 위해 전면 건식 식각을 실시하여 산화저지용 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  6. 제 1 항에 있어서, 상기 제2 질화막은 150Å 내지 300Å의 두께로 증착되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  7. 제 6 항에 있어서, 상기 제2 질화막을 증착하는 단계는 750℃ 내지 850℃의 온도에서 SiH2C12와 NH3가스를 사용한 LPCVD 방식으로 증착되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  8. 제 7 항에 있어서, 상기 LPCVD 방식은 0.3 Torr 내지 0.35 Torr의 압력 조건을 만족하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  9. 제 1 항에 있어서, 상기 폴리 실리콘층은 450Å 내지 550Å의 두께로 증착되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  10. 제 9 항에 있어서, 상기 폴리 실리콘층은 550℃ 내지 650℃의 온도에서 SiH4가스를 사용한 LPCVD 방식으로 증착되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  11. 제 10 항에 있어서, 상기 LPCVD 방식은 0.2 Torr 내지 0.3 Torr의 압력 조건을 만족하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  12. 제 1 항에 있어서, 상기 제1 질화막은 2000Å 내지 25000Å의 두께로 증착되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  13. 제 12 항에 있어서, 제1 질화막은 750℃ 내지 850℃의 온도에서 SiH4와 NH3가스를 사용한 LPCVD 방식으로 증착되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  14. 제 13 항에 있어서, 상기 LPCVD 방식은 0.3 Torr 내지 0.35 Torr의 압력 조건을 만족하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  15. 제 1 항에 있어서, 소자 분리용 산화막을 형성하는 단계에서 소자 분리용 산화막은 1000℃ 내지 1100℃의 고온에서 열성장되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  16. 제 15 항에 있어서, 소자 분리용 산화막은 2500Å 내지 3000Å의 두께로 형성되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  17. 제 1 항에 있어서, 산화 저지용 스페이서를 형성하는 단계와 소자 분리용 산화막을 형성하는 단계의 사이에 반도체 기판을 추가적으로 클리닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  18. 제 17 항에 있어서, 상기 반도체 기판을 클리닝하는 단계에서는, NH4OH 또는 H2SO4, HF 와 80℃의 NH4OH를 혼합한 용액을 사용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
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