JP2689004B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2689004B2 JP2689004B2 JP1326656A JP32665689A JP2689004B2 JP 2689004 B2 JP2689004 B2 JP 2689004B2 JP 1326656 A JP1326656 A JP 1326656A JP 32665689 A JP32665689 A JP 32665689A JP 2689004 B2 JP2689004 B2 JP 2689004B2
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- semiconductor device
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- locos
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に、同一半導体基
板上にそれぞれが異なる分離特性を要求される第１の回
路領域と第２の回路領域が形成される半導体装置に関す
る。
板上にそれぞれが異なる分離特性を要求される第１の回
路領域と第２の回路領域が形成される半導体装置に関す
る。
［従来の技術］ 第３図は従来の素子分離用酸化膜が形成された半導体
装置を示した断面構造図である。第３図を参照して、半
導体装置は、メモリ部100と、周辺回路部200とを含む。
メモリ部100には、シリコン基板１上に素子分離のため
の酸化膜14が形成されている。周辺回路部200にも同様
に素子分離のための酸化膜14が形成されている。
装置を示した断面構造図である。第３図を参照して、半
導体装置は、メモリ部100と、周辺回路部200とを含む。
メモリ部100には、シリコン基板１上に素子分離のため
の酸化膜14が形成されている。周辺回路部200にも同様
に素子分離のための酸化膜14が形成されている。
第4A図および第4B図は、第３図に示した酸化膜14の製
造プロセスを説明するための断面構造図である。第３図
ないし第4B図を参照して、製造プロセスについて説明す
る。まず、第4A図に示すように、シリコン基板１上に下
敷酸化膜12を形成する。下敷酸化膜12上に窒化膜13をデ
ポする。その後、窒化膜13上にパターニングして窒化膜
13をエッチングする。次に、第4B図に示すように、フィ
ールド酸化を行ない酸化膜14を形成する。その後、窒化
膜13と下敷酸化膜12とを除去して最終的に第３図に示す
ようなフィールド酸化膜14が形成される。上記のような
プロセスで酸化膜を形成する方法をLOCOS法という。LOC
OS法は、製造プロセスが簡単であるという利点がある。
造プロセスを説明するための断面構造図である。第３図
ないし第4B図を参照して、製造プロセスについて説明す
る。まず、第4A図に示すように、シリコン基板１上に下
敷酸化膜12を形成する。下敷酸化膜12上に窒化膜13をデ
ポする。その後、窒化膜13上にパターニングして窒化膜
13をエッチングする。次に、第4B図に示すように、フィ
ールド酸化を行ない酸化膜14を形成する。その後、窒化
膜13と下敷酸化膜12とを除去して最終的に第３図に示す
ようなフィールド酸化膜14が形成される。上記のような
プロセスで酸化膜を形成する方法をLOCOS法という。LOC
OS法は、製造プロセスが簡単であるという利点がある。
［発明が解決しようとする課題］ 前述のように、従来のLOCOS法によって素子分離のた
めの酸化膜を形成する方法は、製造プロセスが簡単であ
るという利点がある。しかし、LOCOS法は、第３図に示
すように、熱酸化の際に窒化膜13のエッジ部に酸化膜14
が横方向に入り込むことにより形成されるバーズビーク
14a,14bの長さが長くなり、１μｍ以下の幅の酸化膜を
形成できないという問題点があった。
めの酸化膜を形成する方法は、製造プロセスが簡単であ
るという利点がある。しかし、LOCOS法は、第３図に示
すように、熱酸化の際に窒化膜13のエッジ部に酸化膜14
が横方向に入り込むことにより形成されるバーズビーク
14a,14bの長さが長くなり、１μｍ以下の幅の酸化膜を
形成できないという問題点があった。
一方、半導体装置のメモリ部などでは集積化が要求さ
れており、これに対応して素子分離のための酸化膜の幅
も狭いものが要求されている。しかし、上述のように従
来のLOCOS法では、１μｍ以下の幅の酸化膜を形成する
ことができないので、このような集積化のニーズに対応
することができないという問題点があった。
れており、これに対応して素子分離のための酸化膜の幅
も狭いものが要求されている。しかし、上述のように従
来のLOCOS法では、１μｍ以下の幅の酸化膜を形成する
ことができないので、このような集積化のニーズに対応
することができないという問題点があった。
そこで、従来のLOCOS法を改良した方法としてポリバ
ッファLOCOS法が提案されている。第５図はポリバッフ
ァLOCOS法によって形成された素子分離のための酸化膜
４を備えた半導体装置の断面構造図である。第５図を参
照して、半導体装置は、シリコン基板１上のメモリ部10
0および周辺回路部200の双方に素子分離のための酸化膜
４が形成されている。
ッファLOCOS法が提案されている。第５図はポリバッフ
ァLOCOS法によって形成された素子分離のための酸化膜
４を備えた半導体装置の断面構造図である。第５図を参
照して、半導体装置は、シリコン基板１上のメモリ部10
0および周辺回路部200の双方に素子分離のための酸化膜
４が形成されている。
第6A図および第6B図は、第５図に示した酸化膜４を形
成するポリバッファLOCOS法を説明するための断面構造
図である。第５図ないし第6B図を参照して、ポリバッフ
ァLOCOS法について説明する。まず、第6A図に示すよう
に、シリコン基板１上に下敷酸化膜２を形成する。下敷
酸化膜２上にポリシリコン５を形成する。ポリシリコン
５上に窒化膜３を形成する。窒化膜３上にパターニング
して窒化膜３をエッチングする。次に、第6B図に示すよ
うに、フィールド酸化を行ない酸化膜４を形成する。そ
の後、窒化膜３およびポリシリコン５ならびに下敷酸化
膜２を除去して最終的に第５図に示すような酸化膜４が
形成される。このポリバッファLOCOS法では、ポリシリ
コン５を酸化することによりシリコン基板の酸化膜量少
なくて済むこととポリシリコン５および窒化膜３が従来
のLOCOS法の窒化膜13より厚いことによりバーズビーク4
a,4bの横への延びを上から押える効果が強い。この結
果、第５図の4a,4bに示すように、従来のLOCOS法に比べ
てバーズビークの長さを短くすることができる。このよ
うに、ポリバッファLOCOS法では、LOCOS法で問題となる
バーズビークを低減させることができるので、半導体装
置のメモリ部などで要求される集積化にも対応すること
ができる。
成するポリバッファLOCOS法を説明するための断面構造
図である。第５図ないし第6B図を参照して、ポリバッフ
ァLOCOS法について説明する。まず、第6A図に示すよう
に、シリコン基板１上に下敷酸化膜２を形成する。下敷
酸化膜２上にポリシリコン５を形成する。ポリシリコン
５上に窒化膜３を形成する。窒化膜３上にパターニング
して窒化膜３をエッチングする。次に、第6B図に示すよ
うに、フィールド酸化を行ない酸化膜４を形成する。そ
の後、窒化膜３およびポリシリコン５ならびに下敷酸化
膜２を除去して最終的に第５図に示すような酸化膜４が
形成される。このポリバッファLOCOS法では、ポリシリ
コン５を酸化することによりシリコン基板の酸化膜量少
なくて済むこととポリシリコン５および窒化膜３が従来
のLOCOS法の窒化膜13より厚いことによりバーズビーク4
a,4bの横への延びを上から押える効果が強い。この結
果、第５図の4a,4bに示すように、従来のLOCOS法に比べ
てバーズビークの長さを短くすることができる。このよ
うに、ポリバッファLOCOS法では、LOCOS法で問題となる
バーズビークを低減させることができるので、半導体装
置のメモリ部などで要求される集積化にも対応すること
ができる。
しかし、ポリバッファLOCOS法では、バーズビークが
少ないといえども、よりバーズビークを低減させるた
め、従来のLOCOS法に比べて厚い酸化膜を形成すること
ができないという問題点がある。ところが、半導体装置
の周辺回路部200では、寄生トランジスタの発生防止の
ために厚い酸化膜が要求される。しかし、このポリバッ
ファLOCOS法では、上記のように厚い酸化膜を形成する
ことができないのでこの要求を満足することは困難であ
った。
少ないといえども、よりバーズビークを低減させるた
め、従来のLOCOS法に比べて厚い酸化膜を形成すること
ができないという問題点がある。ところが、半導体装置
の周辺回路部200では、寄生トランジスタの発生防止の
ために厚い酸化膜が要求される。しかし、このポリバッ
ファLOCOS法では、上記のように厚い酸化膜を形成する
ことができないのでこの要求を満足することは困難であ
った。
つまり、従来の半導体装置では、同一基板上にそれぞ
れ異なる分離特性を要求される複数の素子が形成された
場合に、LOCOS法によって形成されたLOCOS酸化膜では、
周辺回路部の素子分離特性を向上させることはできるが
メモリ部の集積化に対応することができず、ポリバッフ
ァLOCOS法によって形成されたポリバッファLOCOS酸化膜
では、メモリ部での集積化には対応できるが周辺回路部
の素子分離特性を向上させることはできなかった。この
ように、従来では、同一基板上にそれぞれ異なる分離特
性が要求される複数の素子が形成された場合にそれら各
々の素子すべてについて分離特性を向上させることは困
難であった。
れ異なる分離特性を要求される複数の素子が形成された
場合に、LOCOS法によって形成されたLOCOS酸化膜では、
周辺回路部の素子分離特性を向上させることはできるが
メモリ部の集積化に対応することができず、ポリバッフ
ァLOCOS法によって形成されたポリバッファLOCOS酸化膜
では、メモリ部での集積化には対応できるが周辺回路部
の素子分離特性を向上させることはできなかった。この
ように、従来では、同一基板上にそれぞれ異なる分離特
性が要求される複数の素子が形成された場合にそれら各
々の素子すべてについて分離特性を向上させることは困
難であった。
この発明は、上記のような課題を解決するためになさ
れたもので、同一基板上にそれぞれ異なる分離特性が要
求される複数の素子が形成されてもそれら各々の素子に
ついて分離特性を向上させることが可能な半導体装置を
提供することを目的とする。
れたもので、同一基板上にそれぞれ異なる分離特性が要
求される複数の素子が形成されてもそれら各々の素子に
ついて分離特性を向上させることが可能な半導体装置を
提供することを目的とする。
［課題を解決するための手段］ この発明における半導体装置は、第１の回路領域に形
成された素子分離のためのLOCOS酸化膜と、第２の回路
領域に、上記LOCOS酸化膜とは異なる熱酸化法を用いて
別個の熱酸化工程により形成された素子分離のためのポ
リバッファLOCOS酸化膜とを含む。
成された素子分離のためのLOCOS酸化膜と、第２の回路
領域に、上記LOCOS酸化膜とは異なる熱酸化法を用いて
別個の熱酸化工程により形成された素子分離のためのポ
リバッファLOCOS酸化膜とを含む。
［作用］ この発明に係る半導体装置では、たとえば寄生トラン
ジスタ発生防止のために厚い酸化膜が要求される周辺回
路部などの第１の回路領域には通常のLOCOS法により厚
く形成されたLOCOS酸化膜が形成され、集積化は要求さ
れるがそれ程大きな分離特性は要求されないメモリセル
部などの第２の回路領域にはバーズビークの横方向への
延びを低減するころが可能なポリバッファLOCOS酸化膜
が形成されるので、それぞれの素子に要求される分離特
性に応じてそれぞれの分離特性に最適な異なる種類の分
離酸化膜を用いることが可能となる。
ジスタ発生防止のために厚い酸化膜が要求される周辺回
路部などの第１の回路領域には通常のLOCOS法により厚
く形成されたLOCOS酸化膜が形成され、集積化は要求さ
れるがそれ程大きな分離特性は要求されないメモリセル
部などの第２の回路領域にはバーズビークの横方向への
延びを低減するころが可能なポリバッファLOCOS酸化膜
が形成されるので、それぞれの素子に要求される分離特
性に応じてそれぞれの分離特性に最適な異なる種類の分
離酸化膜を用いることが可能となる。
［発明の実施例］ 第１図は本発明の一実施例を示した素子分離用酸化膜
が形成された半導体装置を示した断面構造図である。第
１図を参照して、半導体装置は、メモリ部100と、周辺
回路部200とを含む。メモリ部100には、シリコン基板１
上に素子分離のための酸化膜４がポリバッファLOCOS法
によって形成されている。これに対して周辺回路部200
では、素子分離のための酸化膜14がLOCOS法によって形
成されている。
が形成された半導体装置を示した断面構造図である。第
１図を参照して、半導体装置は、メモリ部100と、周辺
回路部200とを含む。メモリ部100には、シリコン基板１
上に素子分離のための酸化膜４がポリバッファLOCOS法
によって形成されている。これに対して周辺回路部200
では、素子分離のための酸化膜14がLOCOS法によって形
成されている。
第2A図ないし第2G図は、第１図に示した素子分離のた
めの酸化膜の製造プロセスを説明するための断面構造図
である。第１図ないし第2G図を参照して、製造プロセス
について説明する。まず、第2A図に示すように、シリコ
ン基板１上のメモリ部100および周辺回路部200に下敷酸
化膜２を形成する。下敷酸化膜２上にポリシリコン５を
形成する。ポリシリコン５上に窒化膜３を形成する。次
に、第2B図に示すように、窒化膜３上にパターニング
し、メモリ部100の酸化膜が形成される領域の窒化膜３
をエッチングする。その後、第2C図に示すように、熱酸
化を行ないメモリ部100に酸化膜４を形成する。第2D図
に示すように、窒化膜３およびポリシリコン５ならびに
下敷酸化膜２を除去して酸化膜４が形成される。このフ
ィールド酸化膜４を形成する方法は従来のポリバッファ
LOCOS法と同様である。したがってメモリ部100には、幅
の狭い酸化膜４が形成される。次に、第2E図に示すよう
に、酸化膜４が形成されたメモリ部100および周辺回路
部200のシリコン基板１上に下敷酸化膜12を形成する。
下敷酸化膜12上に窒化膜13を形成する。第2F図に示すよ
うに、窒化膜13上にパターニングし、周辺回路部200の
酸化膜が形成される領域の窒化膜13をエッチングする。
第2G図に示すように、熱酸化を行ない酸化膜14が形成さ
れる。この後、最終的に下敷酸化膜12および窒化膜13が
除去されて第１図に示すような酸化膜14が完成される。
この酸化膜14を形成する方法は従来のLOCOS法と同様で
ある。
めの酸化膜の製造プロセスを説明するための断面構造図
である。第１図ないし第2G図を参照して、製造プロセス
について説明する。まず、第2A図に示すように、シリコ
ン基板１上のメモリ部100および周辺回路部200に下敷酸
化膜２を形成する。下敷酸化膜２上にポリシリコン５を
形成する。ポリシリコン５上に窒化膜３を形成する。次
に、第2B図に示すように、窒化膜３上にパターニング
し、メモリ部100の酸化膜が形成される領域の窒化膜３
をエッチングする。その後、第2C図に示すように、熱酸
化を行ないメモリ部100に酸化膜４を形成する。第2D図
に示すように、窒化膜３およびポリシリコン５ならびに
下敷酸化膜２を除去して酸化膜４が形成される。このフ
ィールド酸化膜４を形成する方法は従来のポリバッファ
LOCOS法と同様である。したがってメモリ部100には、幅
の狭い酸化膜４が形成される。次に、第2E図に示すよう
に、酸化膜４が形成されたメモリ部100および周辺回路
部200のシリコン基板１上に下敷酸化膜12を形成する。
下敷酸化膜12上に窒化膜13を形成する。第2F図に示すよ
うに、窒化膜13上にパターニングし、周辺回路部200の
酸化膜が形成される領域の窒化膜13をエッチングする。
第2G図に示すように、熱酸化を行ない酸化膜14が形成さ
れる。この後、最終的に下敷酸化膜12および窒化膜13が
除去されて第１図に示すような酸化膜14が完成される。
この酸化膜14を形成する方法は従来のLOCOS法と同様で
ある。
上記のように、本実施例では、集積化が要求されるメ
モリ部では、バーズビーク4a,4bの横方向への延びを低
減することができるポリバッファLOCOS法による酸化膜
４が形成され、寄生トランジスタ発生防止のため厚い酸
化膜が要求される周辺回路部200では、LOCOS法により厚
い酸化膜14が形成される。したがって、メモリ回路部10
0では集積化をさらに促進することができ、その一方周
辺回路部200では、寄生トランジスタの発生防止を強化
することができる。
モリ部では、バーズビーク4a,4bの横方向への延びを低
減することができるポリバッファLOCOS法による酸化膜
４が形成され、寄生トランジスタ発生防止のため厚い酸
化膜が要求される周辺回路部200では、LOCOS法により厚
い酸化膜14が形成される。したがって、メモリ回路部10
0では集積化をさらに促進することができ、その一方周
辺回路部200では、寄生トランジスタの発生防止を強化
することができる。
なお、本実施例では、第2D図に示したようにメモリ部
100で酸化膜４を形成してその後に周辺回路部200で酸化
膜14を形成するようにしたが、初めに形成される酸化膜
４は、後で形成される酸化膜14の形成時には、下敷酸化
膜および窒化膜によって覆われているため、影響を受け
ることがなくそれぞれ独立に品質の優れた酸化膜が形成
できる。また、本実施例では、ポリバッファLOCOS法に
よる酸化膜を先に形成しその後LOCOS法による酸化膜を
形成するようにしたが、本発明はこれに限らず、この順
序はどちらでもよく先に形成した酸化膜上に次の酸化膜
を形成する上で必要な窒化膜を形成し、フィールド酸化
することにより２種の酸化膜をそれぞれ独立に形成する
ことができる。
100で酸化膜４を形成してその後に周辺回路部200で酸化
膜14を形成するようにしたが、初めに形成される酸化膜
４は、後で形成される酸化膜14の形成時には、下敷酸化
膜および窒化膜によって覆われているため、影響を受け
ることがなくそれぞれ独立に品質の優れた酸化膜が形成
できる。また、本実施例では、ポリバッファLOCOS法に
よる酸化膜を先に形成しその後LOCOS法による酸化膜を
形成するようにしたが、本発明はこれに限らず、この順
序はどちらでもよく先に形成した酸化膜上に次の酸化膜
を形成する上で必要な窒化膜を形成し、フィールド酸化
することにより２種の酸化膜をそれぞれ独立に形成する
ことができる。
［発明の効果］ 以上のように、この発明によれば、寄生トランジスタ
発生防止のために厚い酸化膜が要求される周辺回路部な
どの第１の回路領域には通常のLOCOS法により形成したL
OCOS酸化膜を設け、集積化は要求されるがそれ程大きな
分離特性は要求されないメモリセル部などの第２の回路
領域にはバーズビークの横方向への延びを著しく低減す
ることが可能なポリバッファLOCOS酸化膜を設けること
によって、それぞれの素子に要求される分離特性に応じ
てそのそれぞれの分離特性に最適な異なる種類の分離酸
化膜を用いることができ、その結果、異なる分離特性が
要求される複数の素子が形成されている場合にも容易か
つ十分に対処することができる。
発生防止のために厚い酸化膜が要求される周辺回路部な
どの第１の回路領域には通常のLOCOS法により形成したL
OCOS酸化膜を設け、集積化は要求されるがそれ程大きな
分離特性は要求されないメモリセル部などの第２の回路
領域にはバーズビークの横方向への延びを著しく低減す
ることが可能なポリバッファLOCOS酸化膜を設けること
によって、それぞれの素子に要求される分離特性に応じ
てそのそれぞれの分離特性に最適な異なる種類の分離酸
化膜を用いることができ、その結果、異なる分離特性が
要求される複数の素子が形成されている場合にも容易か
つ十分に対処することができる。
第１図は本発明の一実施例を示した素子分離用酸化膜が
形成された半導体装置を示した断面構造図、第2A図ない
し第2G図は第１図に示した素子分離用酸化膜を形成する
際の製造プロセスを説明するための断面構造図、第３図
は従来の素子分離用酸化膜が形成された半導体装置を示
した断面構造図、第4A図および第4B図は第３図に示した
素子分離用酸化膜の製造プロセスを説明するための断面
構造図、第５図は従来の素子分離用酸化膜が形成された
半導体装置を示した断面構造図、第6A図および第6B図は
第５図に示した素子分離用酸化膜の製造プロセスを説明
するための断面構造図である。 図において、１はシリコン基板、４は酸化膜、4a,4bは
バーズビーク、14は酸化膜、14a,14bはバーズビーク、1
00はメモリ部、200は周辺回路部である。 なお、図中、同一符号は同一、または相当部分を示す。
形成された半導体装置を示した断面構造図、第2A図ない
し第2G図は第１図に示した素子分離用酸化膜を形成する
際の製造プロセスを説明するための断面構造図、第３図
は従来の素子分離用酸化膜が形成された半導体装置を示
した断面構造図、第4A図および第4B図は第３図に示した
素子分離用酸化膜の製造プロセスを説明するための断面
構造図、第５図は従来の素子分離用酸化膜が形成された
半導体装置を示した断面構造図、第6A図および第6B図は
第５図に示した素子分離用酸化膜の製造プロセスを説明
するための断面構造図である。 図において、１はシリコン基板、４は酸化膜、4a,4bは
バーズビーク、14は酸化膜、14a,14bはバーズビーク、1
00はメモリ部、200は周辺回路部である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】同一半導体基板上にそれぞれが異なる分離
特性を要求される第１の回路領域と第２の回路領域とが
形成される半導体装置であって、 前記第１の回路領域に形成された素子分離のためのLOCO
S酸化膜と、 前記第２の回路領域に前記LOCOS酸化膜とは異なる熱酸
化法を用いて別個の熱酸化工程により形成された素子分
離のためのポリバッファLOCOS酸化膜とを含む、半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326656A JP2689004B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326656A JP2689004B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187224A JPH03187224A (ja) | 1991-08-15 |
| JP2689004B2 true JP2689004B2 (ja) | 1997-12-10 |
Family
ID=18190208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326656A Expired - Lifetime JP2689004B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689004B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0560985A1 (en) * | 1991-10-01 | 1993-09-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacture thereof |
| JP2689930B2 (ja) * | 1994-12-15 | 1997-12-10 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP5882579B2 (ja) | 2010-12-14 | 2016-03-09 | キヤノン株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628282B2 (ja) * | 1984-09-19 | 1994-04-13 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS6379371A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置の製造方法 |
| JPH0821615B2 (ja) * | 1987-07-01 | 1996-03-04 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JPS6468949A (en) * | 1987-09-09 | 1989-03-15 | Sony Corp | Manufacture of semiconductor device |
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
-
1989
- 1989-12-15 JP JP1326656A patent/JP2689004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03187224A (ja) | 1991-08-15 |
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