JP2004128401A

JP2004128401A - 半導体装置及びその製造方法

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Publication number: JP2004128401A
Application number: JP2002293850A
Authority: JP
Inventors: Takashi Uehara; 上原　隆; Takehiro Hirai; 平井　健裕
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-10-07
Filing date: 2002-10-07
Publication date: 2004-04-22

Abstract

【課題】高電圧トランジスタのハンプ現象を抑制し、かつ低電圧トランジスタの実効的なチャネル幅のロスを低減する。
【解決手段】半導体基板１上にシリコン酸化膜２を形成した後、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン酸化膜２の一部をエッチングしてシリコン酸化膜２Ａを形成する。その後、シリコン窒化膜４を形成した後、シリコン窒化膜４及びシリコン酸化膜２、２Ａのパターニングを行い、低電圧トランジスタ形成領域Ｒ_Ｌには酸化防止膜４ａ及びパッド絶縁膜２ａを形成し、高電圧トランジスタ形成領域Ｒ_Ｈには酸化防止膜４ｂ及びパッド絶縁膜２ｂを形成する。さらに、半導体基板１をエッチングして分離溝６を形成する。その後、酸化防止膜４ａ、４ｂを酸化防止マスクにして熱酸化を行い、保護酸化膜７を形成する。これにより、バーズビーク幅の異なるバーズビーク７ａ、７ｂを形成する。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチ型素子分離領域によって分離されているゲート絶縁膜の膜厚が異なる少なくとも２種類以上のＭＩＳ型トランジスタを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化に伴い、素子領域（活性領域）及び素子分離領域の寸法もますます小さくなってきている。従来、素子分離領域の形成には、工程が簡便なＬＯＣＯＳ法が用いられてきたが、ＬＯＣＯＳ素子分離領域の端部に形成されるバーズビークによる素子領域の寸法縮小が無視できなくなってきており、最近ではＬＯＣＯＳ法による素子分離に代わりトレンチ型素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）が使用されるようになってきている（例えば、特許文献１参照）。
【０００３】
以下、従来のトレンチ型素子分離領域を有する半導体装置の製造方法について説明する。
【０００４】
図６（ａ）〜（ｃ）は、従来のトレンチ型素子分離領域を有する半導体装置の製造工程を示す断面図である。
【０００５】
まず、図６（ａ）に示す工程で、半導体基板１０１上にシリコン酸化膜１０２及びシリコン窒化膜１０３を順次形成する。その後、シリコン窒化膜１０３上に、素子分離領域が開口されているレジスト膜１０４を形成する。
【０００６】
次に、図６（ｂ）に示す工程で、レジスト膜１０４をエッチングマスクにして、シリコン窒化膜１０３及びシリコン酸化膜１０２のエッチングを行い、低電圧トランジスタ形成領域Ｒ_Ｌには酸化防止膜１０３ａ及びパッド絶縁膜１０２ａを形成し、高電圧トランジスタ形成領域Ｒ_Ｈには酸化防止膜１０３ｂ及びパッド絶縁膜１０２ｂを形成する。さらに、半導体基板１０１を約４００ｎｍ程度エッチングして分離溝（トレンチ）１０５を形成する。この分離溝１０５によって半導体基板１０１が区画され、低電圧トランジスタ形成領域Ｒ_Ｌには活性領域１０１ａが形成され、高電圧トランジスタ形成領域Ｒ_Ｈには活性領域１０１ｂが形成される。
【０００７】
次に、図６（ｃ）に示す工程で、レジスト膜１０４を除去した後、酸化防止膜１０３ａ、１０３ｂを酸化防止マスクにして熱酸化を行い、シリコンが露出している半導体基板１０１の分離溝１０５表面に酸化膜１０６を形成する。この熱酸化により、酸化防止膜１０３ａ、１０３ｂの端部下に位置する活性領域１０１ａ、１０１ｂのコーナー部１０７ａ、１０７ｂも酸化され丸み形状となる。このコーナー部１０７ａ、１０７ｂの丸み形状部に形成された酸化膜をバーズビーク１０６ａ、１０６ｂと呼ぶ。
【０００８】
その後、基板上の全面に、分離溝１０５が埋まるように絶縁膜を堆積した後、ＣＭＰ等によって酸化防止膜１０３ａ、１０３ｂが露出するまで絶縁膜の平坦化を行い、その後、露出した酸化防止膜を熱リン酸等で除去して素子分離領域を形成する。
【０００９】
上記のような従来の製造方法によれば、低電圧トランジスタ形成領域Ｒ_Ｌの活性領域１０１ａのコーナー部１０７ａに形成されるバーズビーク１０６ａと、高電圧トランジスタ形成領域Ｒ_Ｈの活性領域１０１ｂのコーナー部１０７ｂに形成されるバーズビーク１０６ｂとは、同一形状に形成される。また、このバースビーク１０６ａ、１０６ｂの形状によって、ゲート絶縁膜の耐圧、ハンプ現象や逆狭チャネル特性、実効的なチャネル幅（Ｗ−ｅｆｆｅｃｔ）等の各種特性が左右されることになる。
【００１０】
中でも素子の微細化に合わせて、実効的なチャネル幅を小さくする必要があり、トレンチ型素子分離領域においてもこのバーズビークの抑制が必要となりつつある。
【００１１】
【特許文献１】
特開２００２−１１０８２８号公報（第７−９頁、図２）
【００１２】
【発明が解決しようとする課題】
半導体装置の微細化・高集積化に合わせてゲート絶縁膜も薄膜化され、信頼性上の問題から電源電圧も合わせて低電圧化している。一方、システム上の問題から、従来の電源電圧との併用が必要となり、それに合わせてゲート絶縁膜の膜厚が異なる少なくとも２種類以上のＭＩＳ型トランジスタを同一基板上に形成することが一般的になりつつある。即ち、入出力部などの高電圧側では厚いゲート絶縁膜を有するＭＩＳ型トランジスタを用い、内部の低電圧側ではより薄いゲート絶縁膜を有するＭＩＳ型トランジスタを用いる方法が一般的になりつつある。
【００１３】
上記のような従来の製造方法では、トレンチ型素子分離領域の形成において、低電圧トランジスタ形成領域Ｒ_Ｌのバーズビーク１０６ａと、高電圧トランジスタ形成領域Ｒ_Ｈのバーズビーク１０６ｂとは同一形状に形成される。しかしながら、素子分離の微細化に合わせて、低電圧トランジスタ形成領域Ｒ_Ｌのバーズビーク１０６ａは小さくする必要があるが、一方、高電圧トランジスタ形成領域Ｒ_Ｈのバーズビーク１０６ｂが小さくなるとトランジスタ特性にハンプ現象があらわれてしまい、低電圧トランジスタの特性と高電圧トランジスタの特性を同時に満たすことが難しくなってしまうという課題がある。
【００１４】
本発明の目的は、上記問題点に鑑み、トレンチ型素子分離領域によって分離されているゲート絶縁膜の膜厚が異なる少なくとも２種類以上のＭＩＳ型トランジスタを有する半導体装置において、低電圧トランジスタの特性と高電圧トランジスタの特性を同時に満たす半導体装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、第１の活性領域上に形成された第１のゲート絶縁膜を有する第１のＭＩＳ型トランジスタと、第２の活性領域上に形成された第２のゲート絶縁膜を有する第２のＭＩＳ型トランジスタとを備えた半導体装置において、第１の活性領域と第２の活性領域とは、半導体基板に形成された素子分離領域によって分離されており、第１の活性領域の端部に素子分離領域側から形成される第１のバーズビークは、第２の活性領域の端部に素子分離領域側から形成される第２のバーズビークに比べて、バーズビーク幅が大きく形成されている。
【００１６】
上記半導体装置において、第１のゲート絶縁膜は、第２のゲート絶縁膜に比べて、膜厚が厚く形成されている。
【００１７】
上記半導体装置において、第１のＭＩＳ型トランジスタは、高電圧トランジスタであり、第２のＭＩＳ型トランジスタは、低電圧トランジスタである。
【００１８】
本発明の第１の半導体装置の製造方法は、第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタを有する半導体装置の製造方法において、半導体基板上における第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜を形成する工程（ａ）と、半導体基板上における第２のＭＩＳ型トランジスタ形成領域に、第１のパッド絶縁膜よりも膜厚の薄い第２のパッド絶縁膜を形成する工程（ｂ）と、第１のパッド絶縁膜及び第２のパッド絶縁膜上に酸化防止膜を形成する工程（ｃ）と、第１のパッド絶縁膜、第２のパッド絶縁膜及び酸化防止膜をパターニングして、第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜及び第１の酸化防止膜を形成し、第２のＭＩＳ型トランジスタ形成領域に第２のパッド絶縁膜及び第２の酸化防止膜を形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板を所定の深さまでエッチングして分離溝を形成する工程（ｅ）と、工程（ｅ）の後に、第１の酸化防止膜及び第２の酸化防止膜を酸化防止マスクにして酸化を行い、半導体基板における分離溝表面に保護酸化膜を形成する工程（ｆ）とを有している。
【００１９】
上記第１の半導体装置の製造方法において、第２のパッド絶縁膜は、半導体基板上における第２のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜を形成した後、第１のパッド絶縁膜を所定の膜厚だけエッチングして形成する。
【００２０】
本発明の第２の半導体装置の製造方法は、第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタを有する半導体装置の製造方法において、半導体基板上にパッド絶縁膜を形成する工程（ａ）と、パッド絶縁膜上における第１のＭＩＳ型トランジスタ形成領域に第１の酸化防止膜を形成する工程（ｂ）と、パッド絶縁膜上における第２のＭＩＳ型トランジスタ形成領域に、第１の酸化防止膜よりも膜厚の厚い第２の酸化防止膜を形成する工程（ｃ）と、パッド絶縁膜、第１の酸化防止膜及び第２の酸化防止膜をパターニングして、第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜及び第１の酸化防止膜を形成し、第２のＭＩＳ型トランジスタ形成領域に第２のパッド絶縁膜及び第２の酸化防止膜を形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板を所定の深さまでエッチングして分離溝を形成する工程（ｅ）と、工程（ｅ）の後に、第１の酸化防止膜及び第２の酸化防止膜を酸化防止マスクにして酸化を行い、半導体基板における分離溝表面に保護酸化膜を形成する工程（ｆ）とを有している。
【００２１】
上記第２の半導体装置の製造方法において、第１の酸化防止膜は、半導体基板上における第１のＭＩＳ型トランジスタ形成領域に第２の酸化防止膜を形成した後、第２の酸化防止膜を所定の膜厚だけエッチングして形成する。
【００２２】
本発明の第３の半導体装置の製造方法は、第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタを有する半導体装置の製造方法において、半導体基板上にパッド絶縁膜を形成する工程（ａ）と、パッド絶縁膜上における第１のＭＩＳ型トランジスタ形成領域に第１の半導体膜を形成する工程（ｂ）と、工程（ｂ）の後に、第１の半導体膜を含む半導体基板上に酸化防止膜を形成する工程（ｃ）と、パッド絶縁膜、第１の半導体膜及び酸化防止膜をパターニングして、第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜、第１の半導体膜及び第１の酸化防止膜を形成し、第２のＭＩＳ型トランジスタ形成領域に第２のパッド絶縁膜及び第２の酸化防止膜を形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板を所定の深さまでエッチングして分離溝を形成する工程（ｅ）と、工程（ｅ）の後に、第１の酸化防止膜及び第２の酸化防止膜を酸化防止マスクにして酸化を行い、半導体基板における分離溝表面に保護酸化膜を形成する工程（ｆ）とを有している。
【００２３】
上記第３の半導体装置の製造方法において、工程（ｂ）の後で前記工程（ｃ）の前に、パッド絶縁膜上における第２のＭＩＳ型トランジスタ形成領域に第１の半導体膜よりも膜厚の薄い第２の半導体膜を形成する工程を備え、工程（ｃ）では、第１の半導体膜及び第２の半導体膜上に酸化防止膜を形成し、工程（ｄ）では、第２の半導体膜もパターニングして、第２のＭＩＳ型トランジスタ形成領域の第２のパッド絶縁膜と第２の酸化防止膜との間に第２の半導体膜を形成する。
【００２４】
上記第１〜第３の半導体装置の製造方法において、工程（ｆ）では、酸化によって、第１の酸化防止膜の端部下に形成される第１のバーズビークは、第２の酸化防止膜の端部下に形成される第２のバーズビークに比べて、バーズビークの幅が大きく形成される。
【００２５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置ついて、図面を参照しながら説明する。
【００２６】
図１は、本発明の第１の実施形態に係る半導体装置であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’箇所の断面図、（ｃ）は（ｂ）におけるＢ箇所の拡大断面図、（ｄ）は（ｂ）におけるＣ箇所の拡大断面図である。
【００２７】
図１において、１は半導体基板、Ｒ_Ｌは低電圧トランジスタ形成領域、Ｒ_Ｈは高電圧トランジスタ形成領域、１ａは低電圧トランジスタの活性領域（素子形成領域）、１ｂは高電圧トランジスタの活性領域（素子形成領域）、９は素子分離領域、１０は高電圧トランジスタのゲート絶縁膜、１１は低電圧トランジスタのゲート絶縁膜、１２ａは低電圧トランジスタのゲート電極、１２ｂは高電圧トランジスタのゲート電極である。本実施形態によれば、低電圧トランジスタ形成領域Ｒ_Ｌにおける素子分離領域９からのバーズビーク７ａを抑制し、且つ、高電圧トランジスタ形成領域Ｒ_Ｈにおける素子分離領域９からのバーズビーク７ｂを増大させることができるため、高電圧トランジスタではハンプ現象を抑制することができ、かつ低電圧トランジスタでは実効的なチャネル幅のロスを低減することができる。
【００２８】
図２（ａ）〜（ｅ）及び図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。なお、この断面図は、ゲート幅方向の断面図である。
【００２９】
まず、図２（ａ）に示す工程で、熱酸化法により半導体基板１上に厚さ２０ｎｍのシリコン酸化膜２を形成する。その後、シリコン酸化膜２上に、低電圧トランジスタ形成領域Ｒ_Ｌが開口され、高電圧トランジスタ形成領域Ｒ_Ｈを覆うレジスト膜３を形成する。
【００３０】
次に、図２（ｂ）に示す工程で、レジスト膜３をマスクにして、ドライエッチまたはウェットエッチにより低電圧トランジスタ形成領域Ｒ_Ｌのシリコン酸化膜２を約１０ｎｍエッチングして厚さ約１０ｎｍのシリコン酸化膜２Ａを形成する。その後、レジスト膜３を除去する。
【００３１】
次に、図２（ｃ）に示す工程で、シリコン酸化膜２、２Ａ上の全面に、厚さ１５０ｎｍのシリコン窒化膜４を形成する。その後、シリコン窒化膜４上に、素子分離領域形成部が開口され、活性領域形成部を覆うレジスト膜５を形成する。
【００３２】
次に、図２（ｄ）に示す工程で、レジスト膜５をエッチングマスクにして、シリコン窒化膜４及びシリコン酸化膜２、２Ａのパターニングを行い、低電圧トランジスタ形成領域Ｒ_Ｌには酸化防止膜４ａ及びパッド絶縁膜２ａを形成し、高電圧トランジスタ形成領域Ｒ_Ｈには酸化防止膜４ｂ及びパッド絶縁膜２ｂを形成する。さらに、半導体基板１を約４００ｎｍ程度エッチングして分離溝（トレンチ）６を形成する。この分離溝６によって半導体基板１が区画され、低電圧トランジスタ形成領域Ｒ_Ｌには活性領域１ａが形成され、高電圧トランジスタ形成領域Ｒ_Ｈには活性領域１ｂが形成される。その後、レジスト膜５を除去する。
【００３３】
次に、図２（ｅ）に示す工程で、酸化防止膜４ａ、４ｂを酸化防止マスクにして高温で熱酸化を行い、シリコンが露出している半導体基板１の分離溝６表面に厚さ３０ｎｍの保護酸化膜７を形成する。この熱酸化により、酸化防止膜４ａ、４ｂの端部下に位置する活性領域１ａ、１ｂのコーナー部８ａ、８ｂも酸化され丸み形状になる。このコーナー部８ａ、８ｂの丸み形状部に形成された酸化膜をバーズビーク７ａ、７ｂと呼ぶ。
【００３４】
次に、図３（ａ）に示す工程で、基板上の全面に、分離溝６が埋まるようにＨＤＰ−ＣＶＤ法により厚さ８００ｎｍの酸化膜からなる絶縁膜を堆積する。その後、ＣＭＰ法等によって酸化防止膜４ａ、４ｂの表面が露出するまで絶縁膜の平坦化を行い、分離溝６に素子分離絶縁膜９ａを形成する。
【００３５】
次に、図３（ｂ）に示す工程で、酸化防止膜４ａ、４ｂを熱リン酸等で除去した後、パッド絶縁膜２ａ、２ｂをフッ酸溶液でウェットエッチングし、活性領域１ａ、１ｂの表面を露出させる。これにより、分離溝６に保護酸化膜７及び素子分離絶縁膜９ａが埋め込まれた素子分離領域９が形成される。
【００３６】
次に、図３（ｃ）に示す工程で、基板上に、熱酸化法により厚さ１０ｎｍのシリコン酸化膜を形成した後、リソグラフィ及びウェットエッチングにより低電圧トランジスタ形成領域Ｒ_Ｌの活性領域１ａ上のシリコン酸化膜１０を選択的に除去することによって、高電圧トランジスタ形成領域Ｒ_Ｈの活性領域１ｂ上に高電圧トランジスタ用のゲート絶縁膜１０を形成する。
【００３７】
次に、図３（ｄ）に示す工程で、熱酸化により低電圧トランジスタ形成領域Ｒ_Ｌの活性領域１ａ上に、低電圧トランジスタ用の厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜１１を形成する。その後、基板上にポリシリコン膜を堆積した後、ポリシリコン膜をパターニングして低電圧トランジスタ用のゲート電極１２ａ及び高電圧トランジスタ用のゲート電極１２ｂを形成する。
【００３８】
本実施形態によれば、保護酸化膜７を形成する工程において、高電圧トランジスタ形成領域Ｒ_Ｈのパッド絶縁膜２ｂの膜厚が、低電圧トランジスタ形成領域Ｒ_Ｌのパッド絶縁膜２ａの膜厚よりも厚くなっている。このため、保護酸化膜７を形成する際の酸化種は、パッド絶縁膜２ａに比べてパッド絶縁膜２ｂの方が素子分離領域端からより内部へ拡散し易いため、高電圧トランジスタ形成領域Ｒ_Ｈのバーズビーク７ｂの方が低電圧トランジスタ形成領域Ｒ_Ｌのバーズビーク７ａよりも大きく形成される。その結果、高電圧トランジスタ形成領域Ｒ_Ｈに形成される高電圧トランジスタでは、バーズビークの縮小によるハンプ現象を抑制することができ、かつ低電圧トランジスタ形成領域Ｒ_Ｌに形成される低電圧トランジスタでは、バーズビークを小さくすることにより実効的なチャネル幅（Ｗ−ｅｆｆｅｃｔ）のロスを低減することができる。
【００３９】
尚、本実施形態の図２（ｂ）に示す工程では、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン酸化膜２Ａは、シリコン酸化膜２の一部を残存させることによって形成したが、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン酸化膜２を全て除去した後、新たな酸化により低電圧トランジスタ形成領域Ｒ_Ｌのシリコン酸化膜を再度形成する方法であっても良い。この方法では、工程数は増加するが、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン酸化膜の膜厚制御性が向上する為、より微細な半導体装置の製造が可能となる。
【００４０】
（第２の実施形態）
図４（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。なお、この断面図は、ゲート幅方向の断面図である。
【００４１】
まず、図４（ａ）に示す工程で、熱酸化法により半導体基板１上に厚さ１０ｎｍのシリコン酸化膜１３を形成した後、シリコン酸化膜１３上に厚さ２００ｎｍのシリコン窒化膜１４を形成する。その後、シリコン窒化膜１４上に、高電圧トランジスタ形成領域Ｒ_Ｈが開口され、低電圧トランジスタ形成領域Ｒ_Ｌを覆うレジスト膜１５を形成する。
【００４２】
次に、図４（ｂ）に示す工程で、レジスト膜１５をマスクにして、ドライエッチにより高電圧トランジスタ形成領域Ｒ_Ｈのシリコン窒化膜１４を約５０ｎｍエッチングして厚さ約１５０ｎｍのシリコン窒化膜１４Ａを形成する。そして、レジスト膜１５を除去した後、シリコン窒化膜１４、１４Ａ上に、素子分離領域形成部が開口され、活性領域形成部を覆うレジスト膜１６を形成する。
【００４３】
次に、図４（ｃ）に示す工程で、レジスト膜１６をエッチングマスクにして、シリコン窒化膜１４、１４Ａ及びシリコン酸化膜１３のパターニングを行い、低電圧トランジスタ形成領域Ｒ_Ｌには酸化防止膜１４ａ及びパッド絶縁膜１３ａを形成し、高電圧トランジスタ形成領域Ｒ_Ｈには酸化防止膜１４ｂ及びパッド絶縁膜１３ｂを形成する。さらに、半導体基板１を約４００ｎｍ程度エッチングして分離溝（トレンチ）６を形成する。この分離溝６によって半導体基板１が区画され、低電圧トランジスタ形成領域Ｒ_Ｌには活性領域１ａが形成され、高電圧トランジスタ形成領域Ｒ_Ｈには活性領域１ｂが形成される。その後、レジスト膜１６を除去する。
【００４４】
次に、図４（ｄ）に示す工程で、酸化防止膜１４ａ、１４ｂを酸化防止マスクにして高温で熱酸化を行い、シリコンが露出している半導体基板１の分離溝６表面に厚さ３０ｎｍの保護酸化膜７を形成する。この熱酸化により、酸化防止膜１４ａ、１４ｂの端部下に位置する活性領域１ａ、１ｂのコーナー部８ａ、８ｂも酸化され丸み形状になる。このコーナー部８ａ、８ｂの丸み形状部に形成された酸化膜をバーズビーク７ａ、７ｂと呼ぶ。
【００４５】
その後、第１の実施形態の図３（ａ）〜（ｄ）と同様な方法によって、素子分離絶縁膜９ａ、高電圧トランジスタ用のゲート絶縁膜１０、低電圧トランジスタ用のゲート絶縁膜１１、及び、ゲート電極１２ａ、１２ｂを形成して、図１に示すようなトランジスタ構成を得る。
【００４６】
本実施形態によれば、保護酸化膜７を形成する工程において、高電圧トランジスタ形成領域Ｒ_Ｈの酸化防止膜１４ｂの膜厚が、低電圧トランジスタ形成領域Ｒ_Ｌの酸化防止膜１４ａの膜厚よりも薄くなっている。酸化防止膜はその膜ストレスによりバーズビークの形成を抑制する働きがあり、膜厚が厚い方がよりバーズビークを抑制しやすい。そのため、保護酸化膜７を形成する際に、酸化防止膜１４ａに比べて膜厚の薄い酸化防止膜１４ｂの方がバーズビークの抑制効果が低いため、高電圧トランジスタ形成領域Ｒ_Ｈのバーズビーク７ｂが低電圧トランジスタ形成領域Ｒ_Ｌのバーズビーク７ａよりも大きく形成することができる。その結果、高電圧トランジスタ形成領域Ｒ_Ｈに形成される高電圧トランジスタでは、バーズビークの縮小によるハンプ現象を抑制することができ、かつ低電圧トランジスタ形成領域Ｒ_Ｌに形成される低電圧トランジスタでは、バーズビークを小さくすることにより実効的なチャネル幅（Ｗ−ｅｆｆｅｃｔ）のロスを低減することができる。
【００４７】
尚、本実施形態の図４（ｂ）に示す工程では、高電圧トランジスタ形成領域Ｒ_Ｈのシリコン窒化膜１４Ａは、シリコン窒化膜１４の一部を残存させることによって形成したが、高電圧トランジスタ形成領域Ｒ_Ｈのシリコン窒化膜１４を全て除去した後、所定膜厚のシリコン窒化膜を再度形成する方法であっても良い。この方法では、工程数は増加するが、高電圧トランジスタ形成領域Ｒ_Ｈのシリコン窒化膜の膜厚制御性が向上する為、より微細な半導体装置の製造が可能となる。
【００４８】
（第３の実施形態）
図５（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。なお、この断面図は、ゲート幅方向の断面図である。
【００４９】
まず、図５（ａ）に示す工程で、熱酸化法により半導体基板１上に厚さ１０ｎｍのシリコン酸化膜１７を形成した後、シリコン酸化膜１７上に厚さ５０ｎｍの多結晶シリコン又は非晶質シリコンからなるシリコン膜１８を形成する。その後、シリコン膜１８上に、低電圧トランジスタ形成領域Ｒ_Ｌが開口され、高電圧トランジスタ形成領域Ｒ_Ｈを覆うレジスト膜１９を形成する。
【００５０】
次に、図５（ｂ）に示す工程で、レジスト膜１９をマスクにして、ドライエッチにより低電圧トランジスタ形成領域Ｒ_Ｌのシリコン膜１８を約３０ｎｍエッチングして厚さ約２０ｎｍのシリコン膜１８Ａを形成する。そして、レジスト膜１９を除去した後、シリコン膜１８、１８Ａ上に厚さ１５０ｎｍのシリコン窒化膜２０を形成する。その後、シリコン窒化膜２０上に、素子分離領域形成部が開口され、活性領域形成部を覆うレジスト膜２１を形成する。
【００５１】
次に、図５（ｃ）に示す工程で、レジスト膜２１をエッチングマスクにして、シリコン窒化膜２０、シリコン膜１８、１８Ａ及びシリコン酸化膜１７のパターニングを行い、低電圧トランジスタ形成領域Ｒ_Ｌには酸化防止膜２０ａ、半導体膜１８ａ及びパッド絶縁膜１７ａを形成し、高電圧トランジスタ形成領域Ｒ_Ｈには酸化防止膜２０ｂ、半導体膜１８ｂ及びパッド絶縁膜１７ｂを形成する。さらに、半導体基板１を約４００ｎｍ程度エッチングして分離溝（トレンチ）６を形成する。この分離溝６によって半導体基板１が区画され、低電圧トランジスタ形成領域Ｒ_Ｌには活性領域１ａが形成され、高電圧トランジスタ形成領域Ｒ_Ｈには活性領域１ｂが形成される。その後、レジスト膜２１を除去する。
【００５２】
次に、図５（ｄ）に示す工程で、酸化防止膜２０ａ、２０ｂを酸化防止マスクにして高温で熱酸化を行い、シリコンが露出している半導体基板１の分離溝６表面に厚さ３０ｎｍの保護酸化膜７を形成する。この熱酸化により、酸化防止膜２０ａ、２０ｂの端部下に位置する活性領域１ａ、１ｂのコーナー部８ａ、８ｂも酸化され丸み形状になる。このコーナー部８ａ、８ｂの丸み形状部に形成された酸化膜をバーズビーク７ａ、７ｂと呼ぶ。
【００５３】
その後、第１の実施形態の図３（ａ）〜（ｄ）と同様な方法によって、素子分離絶縁膜９ａ、高電圧トランジスタ用のゲート絶縁膜１０、低電圧トランジスタ用のゲート絶縁膜１１、及び、ゲート電極１２ａ、１２ｂを形成して、図１に示すようなトランジスタ構成を得る。
【００５４】
本実施形態によれば、保護酸化膜７を形成する工程において、高電圧トランジスタ形成領域Ｒ_Ｈの半導体膜１８ｂの膜厚が、低電圧トランジスタ形成領域Ｒ_Ｌの半導体膜１８ａの膜厚よりも厚くなっている。酸化防止膜とシリコン酸化膜との間に半導体膜が存在していると、保護酸化時に半導体膜も同時に酸化されるためバーズビークが大きくなる。従って、保護酸化膜７を形成する際に、半導体膜１８ａに比べて膜厚の厚い半導体膜１８ｂの方がバーズビークの抑制効果が低いため、高電圧トランジスタ形成領域Ｒ_Ｈのバーズビーク７ｂが低電圧トランジスタ形成領域Ｒ_Ｌのバーズビーク７ａよりも大きく形成することができる。その結果、高電圧トランジスタ形成領域Ｒ_Ｈに形成される高電圧トランジスタでは、バーズビークの縮小によるハンプ現象を抑制することができ、かつ低電圧トランジスタ形成領域Ｒ_Ｌに形成される低電圧トランジスタでは、バーズビークを小さくすることにより実効的なチャネル幅（Ｗ−ｅｆｆｅｃｔ）のロスを低減することができる。
【００５５】
尚、本実施形態の図５（ｂ）に示す工程では、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン膜１８Ａは、シリコン膜１８の一部を残存させることによって形成したが、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン膜１８を全て除去した後、所定膜厚の半導体膜を再度形成する方法であっても良い。この方法では、工程数は増加するが、低電圧トランジスタ形成領域Ｒ_Ｌの半導体膜の膜厚制御性が向上する為、より微細な半導体装置の製造が可能となる。
【００５６】
また、本実施形態の図５（ｂ）に示す工程で、低電圧トランジスタ形成領域Ｒ_Ｌにシリコン膜１８の一部を残存させてシリコン膜１８Ａを形成したが、高電圧トランジスタ形成領域Ｒ_Ｈに形成するシリコン膜１８の膜厚を最適化すれば、低電圧トランジスタ形成領域Ｒ_Ｌに半導体膜を形成する必要はない。従って、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン膜１８を全て除去した後、低電圧トランジスタ形成領域Ｒ_Ｌのシリコン酸化膜１７上に直接シリコン窒化膜２０を形成しても同様な効果を得ることができる。
【００５７】
上記第１〜第３の実施形態では、２種類のゲート絶縁膜の場合について説明したが、ゲート絶縁膜の膜厚が３種類以上の場合でも、同様の工程を繰り返すことにより、同様の効果を得ることができる。
【００５８】
【発明の効果】
本発明の構成によれば、低電圧トランジスタ形成領域における素子分離領域からのバーズビークを抑制し、且つ、高電圧トランジスタ形成領域における素子分離領域からのバーズビークを増大させることができるため、高電圧トランジスタではハンプ現象を抑制することができ、かつ低電圧トランジスタでは実効的なチャネル幅のロスを低減することができる。従って、低電圧トランジスタの特性と高電圧トランジスタの特性を同時に満たす半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置であり、
（ａ）は平面図
（ｂ）は（ａ）におけるＡ−Ａ’箇所の断面図
（ｃ）は（ｂ）におけるＢ箇所の拡大断面図
（ｄ）は（ｂ）におけるＣ箇所の拡大断面図
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうちの前半部分を示す断面図
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうちの後半部分を示す断面図
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図５】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
１　半導体基板
１ａ、１ｂ　活性領域（素子形成領域）
２、２Ａ　シリコン酸化膜
２ａ、２ｂ　パッド絶縁膜
３　レジスト膜
４　シリコン窒化膜
４ａ、４ｂ　酸化防止膜
５　レジスト膜
６　分離溝
７　保護酸化膜
７ａ、７ｂ　バーズビーク
８ａ、８ｂ　コーナー部
９　素子分離領域
９ａ　素子分離絶縁膜
１０　ゲート絶縁膜
１１　ゲート絶縁膜
１２ａ、１２ｂ　ゲート電極
１３　シリコン酸化膜
１３ａ、１３ｂ　パッド絶縁膜
１４、１４Ａ　シリコン窒化膜
１４ａ、１４ｂ　酸化防止膜
１５　レジスト膜
１６　レジスト膜
１７　シリコン酸化膜
１７ａ、１７ｂ　パッド絶縁膜
１８、１８Ａ　シリコン膜
１８ａ、１８ｂ　半導体膜
１９　レジスト膜
２０　シリコン窒化膜
２０ａ、２０ｂ　酸化防止膜
２１　レジスト膜

Claims

第１の活性領域上に形成された第１のゲート絶縁膜を有する第１のＭＩＳ型トランジスタと、第２の活性領域上に形成された第２のゲート絶縁膜を有する第２のＭＩＳ型トランジスタとを備えた半導体装置において、
前記第１の活性領域と前記第２の活性領域とは、半導体基板に形成された素子分離領域によって分離されており、
前記第１の活性領域の端部に前記素子分離領域側から形成される第１のバーズビークは、前記第２の活性領域の端部に前記素子分離領域側から形成される第２のバーズビークに比べて、バーズビーク幅が大きいことを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜に比べて、膜厚が厚いことを特徴とする半導体装置。
請求項１又は２記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、高電圧トランジスタであり、
前記第２のＭＩＳ型トランジスタは、低電圧トランジスタであることを特徴とする半導体装置。
第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタを有する半導体装置の製造方法において、
半導体基板上における前記第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜を形成する工程（ａ）と、
半導体基板上における前記第２のＭＩＳ型トランジスタ形成領域に、前記第１のパッド絶縁膜よりも膜厚の薄い第２のパッド絶縁膜を形成する工程（ｂ）と、
前記第１のパッド絶縁膜及び前記第２のパッド絶縁膜上に酸化防止膜を形成する工程（ｃ）と、
前記第１のパッド絶縁膜、前記第２のパッド絶縁膜及び前記酸化防止膜をパターニングして、前記第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜及び第１の酸化防止膜を形成し、前記第２のＭＩＳ型トランジスタ形成領域に第２のパッド絶縁膜及び第２の酸化防止膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板を所定の深さまでエッチングして分離溝を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記第１の酸化防止膜及び前記第２の酸化防止膜を酸化防止マスクにして酸化を行い、前記半導体基板における前記分離溝表面に保護酸化膜を形成する工程（ｆ）と
を有していることを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法において、
前記第２のパッド絶縁膜は、前記半導体基板上における前記第２のＭＩＳ型トランジスタ形成領域に前記第１のパッド絶縁膜を形成した後、前記第１のパッド絶縁膜を所定の膜厚だけエッチングして形成することを特徴とする半導体装置の製造方法。
第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタを有する半導体装置の製造方法において、
半導体基板上にパッド絶縁膜を形成する工程（ａ）と、
前記パッド絶縁膜上における前記第１のＭＩＳ型トランジスタ形成領域に第１の酸化防止膜を形成する工程（ｂ）と、
前記パッド絶縁膜上における前記第２のＭＩＳ型トランジスタ形成領域に、前記第１の酸化防止膜よりも膜厚の厚い第２の酸化防止膜を形成する工程（ｃ）と、
前記パッド絶縁膜、前記第１の酸化防止膜及び前記第２の酸化防止膜をパターニングして、前記第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜及び第１の酸化防止膜を形成し、前記第２のＭＩＳ型トランジスタ形成領域に第２のパッド絶縁膜及び第２の酸化防止膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板を所定の深さまでエッチングして分離溝を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記第１の酸化防止膜及び前記第２の酸化防止膜を酸化防止マスクにして酸化を行い、前記半導体基板における前記分離溝表面に保護酸化膜を形成する工程（ｆ）と
を有していることを特徴とする半導体装置の製造方法。
請求項６記載の半導体装置の製造方法において、
前記第１の酸化防止膜は、前記半導体基板上における前記第１のＭＩＳ型トランジスタ形成領域に前記第２の酸化防止膜を形成した後、前記第２の酸化防止膜を所定の膜厚だけエッチングして形成することを特徴とする半導体装置の製造方法。
第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタを有する半導体装置の製造方法において、
半導体基板上にパッド絶縁膜を形成する工程（ａ）と、
前記パッド絶縁膜上における前記第１のＭＩＳ型トランジスタ形成領域に第１の半導体膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１の半導体膜を含む前記半導体基板上に酸化防止膜を形成する工程（ｃ）と、
前記パッド絶縁膜、前記第１の半導体膜及び前記酸化防止膜をパターニングして、前記第１のＭＩＳ型トランジスタ形成領域に第１のパッド絶縁膜、第１の半導体膜及び第１の酸化防止膜を形成し、前記第２のＭＩＳ型トランジスタ形成領域に第２のパッド絶縁膜及び第２の酸化防止膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板を所定の深さまでエッチングして分離溝を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記第１の酸化防止膜及び前記第２の酸化防止膜を酸化防止マスクにして酸化を行い、前記半導体基板における前記分離溝表面に保護酸化膜を形成する工程（ｆ）と
を有していることを特徴とする半導体装置の製造方法。
請求項８記載の半導体装置の製造方法において、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記パッド絶縁膜上における前記第２のＭＩＳ型トランジスタ形成領域に前記第１の半導体膜よりも膜厚の薄い第２の半導体膜を形成する工程を備え、
前記工程（ｃ）では、前記第１の半導体膜及び前記第２の半導体膜上に前記酸化防止膜を形成し、
前記工程（ｄ）では、前記第２の半導体膜もパターニングして、前記第２のＭＩＳ型トランジスタ形成領域の前記第２のパッド絶縁膜と前記第２の酸化防止膜との間に第２の半導体膜を形成することを特徴とする半導体装置の製造方法。
請求項４〜９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記酸化によって、前記第１の酸化防止膜の端部下に形成される第１のバーズビークは、前記第２の酸化防止膜の端部下に形成される第２のバーズビークに比べて、バーズビークの幅が大きいことを特徴とする半導体装置の製造方法。