JPH0799189A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0799189A JPH0799189A JP5330395A JP33039593A JPH0799189A JP H0799189 A JPH0799189 A JP H0799189A JP 5330395 A JP5330395 A JP 5330395A JP 33039593 A JP33039593 A JP 33039593A JP H0799189 A JPH0799189 A JP H0799189A
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- 238000004519 manufacturing process Methods 0.000 title claims description 105
- 239000004065 semiconductor Substances 0.000 title claims description 92
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 213
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 213
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 162
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 162
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 108
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 108
- 239000010703 silicon Substances 0.000 claims abstract description 108
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 238000002955 isolation Methods 0.000 claims abstract description 98
- 150000004767 nitrides Chemical class 0.000 claims abstract description 81
- 238000000034 method Methods 0.000 claims description 82
- 230000003647 oxidation Effects 0.000 claims description 67
- 238000007254 oxidation reaction Methods 0.000 claims description 67
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 230000000873 masking effect Effects 0.000 claims 1
- 241000293849 Cordylanthus Species 0.000 abstract description 33
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 21
- 238000005530 etching Methods 0.000 description 64
- 230000007547 defect Effects 0.000 description 27
- 238000007796 conventional method Methods 0.000 description 19
- 230000007423 decrease Effects 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 230000001590 oxidative effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 241000894007 species Species 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 241000271566 Aves Species 0.000 description 1
- 241000736774 Uria aalge Species 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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Abstract
(57)【要約】
【目的】 微細な素子分離酸化膜の形成時においてバー
ズビークおよびバーズヘッドの発生を防止し、かつシリ
コン基板への欠陥などの導入を抑制する。 【構成】 シリコン基板１の表面上に第１のシリコン酸
化膜３が形成される。この第１のシリコン酸化膜３の表
面上に開口９を有する多結晶シリコン膜５および第１の
シリコン窒化膜７が形成される。この開口９の内壁を覆
うように第１のシリコン酸化膜３および第１のシリコン
窒化膜７の表面上に第２のシリコン酸化膜１１がＣＶＤ
法により堆積される。この第２のシリコン酸化膜１１の
表面上を覆うように形成された第２のシリコン窒化膜を
異方性エッチングすることにより側壁窒化膜１３が開口
９の側壁を覆うように第２のシリコン酸化膜１１の表面
上に形成される。この側壁窒化膜１３などをマスクとし
て開口９の底部に素子分離酸化膜１５が形成される。
ズビークおよびバーズヘッドの発生を防止し、かつシリ
コン基板への欠陥などの導入を抑制する。 【構成】 シリコン基板１の表面上に第１のシリコン酸
化膜３が形成される。この第１のシリコン酸化膜３の表
面上に開口９を有する多結晶シリコン膜５および第１の
シリコン窒化膜７が形成される。この開口９の内壁を覆
うように第１のシリコン酸化膜３および第１のシリコン
窒化膜７の表面上に第２のシリコン酸化膜１１がＣＶＤ
法により堆積される。この第２のシリコン酸化膜１１の
表面上を覆うように形成された第２のシリコン窒化膜を
異方性エッチングすることにより側壁窒化膜１３が開口
９の側壁を覆うように第２のシリコン酸化膜１１の表面
上に形成される。この側壁窒化膜１３などをマスクとし
て開口９の底部に素子分離酸化膜１５が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に素子分離構造を有する半導体装置の製造方
法に関するものである。
に関し、特に素子分離構造を有する半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】半導体集積回路を製造するうえで、動作
時に素子間の電気的な干渉をなくして個々の素子を完全
に独立して制御するために素子分離領域を有する素子分
離構造を形成する必要がある。素子分離領域を形成する
方法としては、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が広く知られてお
り、数々の改良法が広く用いられている。
時に素子間の電気的な干渉をなくして個々の素子を完全
に独立して制御するために素子分離領域を有する素子分
離構造を形成する必要がある。素子分離領域を形成する
方法としては、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が広く知られてお
り、数々の改良法が広く用いられている。
【０００３】以下、従来の第１の半導体装置の製造方法
として、特開昭６３−２１７６３９号公報および“Ｔ．
Ｍｉｚｕｎｏ ｅｔ ａｌ．， ＩＥＥＥ ＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ．ＶＯＬ．ＥＤ−３４，ＮＯ．１１，ＮＯＶＥＭＢ
ＥＲ １９８７ ｐｐ．２２５５〜２２５９”に開示さ
れた素子分離領域の製造方法について説明する。
として、特開昭６３−２１７６３９号公報および“Ｔ．
Ｍｉｚｕｎｏ ｅｔ ａｌ．， ＩＥＥＥ ＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ．ＶＯＬ．ＥＤ−３４，ＮＯ．１１，ＮＯＶＥＭＢ
ＥＲ １９８７ ｐｐ．２２５５〜２２５９”に開示さ
れた素子分離領域の製造方法について説明する。
【０００４】図３１〜図３６は、上記の先行技術文献に
開示された従来の第１の半導体装置の製造方法を工程順
に示す概略断面図である。まず図３１を参照して、シリ
コン基板３０１の表面全面にシリコン酸化膜３０３、多
結晶シリコン膜３０５および第１のシリコン窒化膜３０
７が順次積層される。
開示された従来の第１の半導体装置の製造方法を工程順
に示す概略断面図である。まず図３１を参照して、シリ
コン基板３０１の表面全面にシリコン酸化膜３０３、多
結晶シリコン膜３０５および第１のシリコン窒化膜３０
７が順次積層される。
【０００５】図３２を参照して、第１のシリコン窒化膜
３０７の表面全面にフォトレジスト３２１が塗布され、
写真製版技術などにより所望の形状にパターニングされ
る。これにより開口径Ｌ2 のホールパターン３２１ａを
有するレジストパターン３２１が形成される。このレジ
ストパターン３２１をマスクとしてシリコン酸化膜３０
３の表面が露出するまで第１のシリコン窒化膜３０７お
よび多結晶シリコン膜３０５が順次エッチング除去され
る。これにより、第１のシリコン窒化膜３０７および多
結晶シリコン膜３０５に、この２層を突き抜け、開口径
Ｌ2 と実質的に同じ開口径を有する開口３０９が形成さ
れる。この後、レジストパターン３２１が除去される。
３０７の表面全面にフォトレジスト３２１が塗布され、
写真製版技術などにより所望の形状にパターニングされ
る。これにより開口径Ｌ2 のホールパターン３２１ａを
有するレジストパターン３２１が形成される。このレジ
ストパターン３２１をマスクとしてシリコン酸化膜３０
３の表面が露出するまで第１のシリコン窒化膜３０７お
よび多結晶シリコン膜３０５が順次エッチング除去され
る。これにより、第１のシリコン窒化膜３０７および多
結晶シリコン膜３０５に、この２層を突き抜け、開口径
Ｌ2 と実質的に同じ開口径を有する開口３０９が形成さ
れる。この後、レジストパターン３２１が除去される。
【０００６】図３３を参照して、開口３０９の内壁を被
覆するようにシリコン酸化膜３０３および第１のシリコ
ン窒化膜３０７の表面上に第２のシリコン窒化膜３１３
ａが形成される。この第２のシリコン窒化膜３１３ａに
異方性エッチングが施される。
覆するようにシリコン酸化膜３０３および第１のシリコ
ン窒化膜３０７の表面上に第２のシリコン窒化膜３１３
ａが形成される。この第２のシリコン窒化膜３１３ａに
異方性エッチングが施される。
【０００７】図３４を参照して、このエッチングにより
開口３０９の側壁にのみ残存するように側壁窒化膜３１
３がシリコン酸化膜３０３の表面上に形成される。
開口３０９の側壁にのみ残存するように側壁窒化膜３１
３がシリコン酸化膜３０３の表面上に形成される。
【０００８】図３５を参照して、側壁窒化膜３１３およ
び第１のシリコン窒化膜３０７をマスクとして選択的に
シリコン基板３０１に熱酸化処理が施される。これによ
り、開口３０９の底部に素子分離酸化膜３１５が形成さ
れる。この後、側壁窒化膜３１３、第１のシリコン窒化
膜３０７、多結晶シリコン膜３０５およびシリコン酸化
膜３０３が順次エッチング除去されて図３６に示す状態
となる。
び第１のシリコン窒化膜３０７をマスクとして選択的に
シリコン基板３０１に熱酸化処理が施される。これによ
り、開口３０９の底部に素子分離酸化膜３１５が形成さ
れる。この後、側壁窒化膜３１３、第１のシリコン窒化
膜３０７、多結晶シリコン膜３０５およびシリコン酸化
膜３０３が順次エッチング除去されて図３６に示す状態
となる。
【０００９】また、上記とほぼ同様の工程で、かつシリ
コン基板に溝を設け、その溝内に素子分離酸化膜を形成
することにより、より電気的分離の効果の高い素子分離
酸化膜を製造する方法が、特開昭６３−２１７６４０号
公報に開示されている。以下、上記公報に開示された製
造方法を従来の第２の半導体装置の製造方法として説明
する。
コン基板に溝を設け、その溝内に素子分離酸化膜を形成
することにより、より電気的分離の効果の高い素子分離
酸化膜を製造する方法が、特開昭６３−２１７６４０号
公報に開示されている。以下、上記公報に開示された製
造方法を従来の第２の半導体装置の製造方法として説明
する。
【００１０】図３７〜図４４は、上記公報に開示された
従来の第２の半導体装置の製造方法を工程順に示す概略
断面図である。まず図３７を参照して、シリコン基板４
０１の表面全面に第１のシリコン酸化膜４０３、多結晶
シリコン膜４０５および第１のシリコン窒化膜４０７が
順次積層される。
従来の第２の半導体装置の製造方法を工程順に示す概略
断面図である。まず図３７を参照して、シリコン基板４
０１の表面全面に第１のシリコン酸化膜４０３、多結晶
シリコン膜４０５および第１のシリコン窒化膜４０７が
順次積層される。
【００１１】図３８を参照して、第１のシリコン窒化膜
４０７の表面全面にフォトレジスト４２１が塗布され、
写真製版技術などにより所望の形状にパターニングされ
てレジストパターン４２１とされる。このレジストパタ
ーン４２１をマスクとして、まず第１のシリコン酸化膜
４０３の表面が露出するまで第１のシリコン窒化膜４０
７および多結晶シリコン膜４０５が順次エッチング除去
される。このエッチングにより、第１のシリコン窒化膜
４０７および多結晶シリコン膜４０５には、この２層を
突き抜ける第１の開口４０９ａが形成される。
４０７の表面全面にフォトレジスト４２１が塗布され、
写真製版技術などにより所望の形状にパターニングされ
てレジストパターン４２１とされる。このレジストパタ
ーン４２１をマスクとして、まず第１のシリコン酸化膜
４０３の表面が露出するまで第１のシリコン窒化膜４０
７および多結晶シリコン膜４０５が順次エッチング除去
される。このエッチングにより、第１のシリコン窒化膜
４０７および多結晶シリコン膜４０５には、この２層を
突き抜ける第１の開口４０９ａが形成される。
【００１２】図３９を参照して、レジストパターン４２
１を残した状態で第１のシリコン酸化膜４０３およびシ
リコン基板４０１が順次エッチング除去される。このエ
ッチングにより、第１のシリコン酸化膜４０３を突き抜
け、かつシリコン基板４０１の表面から所定深さを有す
る第２の開口４０９ｂが形成される。この第１および第
２の開口４０９ａ、４０９ｂにより開口４０９が形成さ
れる。この後、レジストパターン４２１が除去される。
１を残した状態で第１のシリコン酸化膜４０３およびシ
リコン基板４０１が順次エッチング除去される。このエ
ッチングにより、第１のシリコン酸化膜４０３を突き抜
け、かつシリコン基板４０１の表面から所定深さを有す
る第２の開口４０９ｂが形成される。この第１および第
２の開口４０９ａ、４０９ｂにより開口４０９が形成さ
れる。この後、レジストパターン４２１が除去される。
【００１３】図４０を参照して、シリコン基板４０１お
よび多結晶シリコン膜４０５の開口４０９より露出する
表面が酸化性雰囲気で軽く酸化されて、開口４０９の外
周側に第２のシリコン酸化膜４１１が形成される。この
第２のシリコン酸化膜４１１は、シリコン基板４０１と
後工程で形成される側壁窒化膜との間に熱酸化処理時に
生じる応力を緩和する役割をなす。
よび多結晶シリコン膜４０５の開口４０９より露出する
表面が酸化性雰囲気で軽く酸化されて、開口４０９の外
周側に第２のシリコン酸化膜４１１が形成される。この
第２のシリコン酸化膜４１１は、シリコン基板４０１と
後工程で形成される側壁窒化膜との間に熱酸化処理時に
生じる応力を緩和する役割をなす。
【００１４】図４１を参照して、開口４０９の内壁を被
覆するように、第２のシリコン酸化膜４１１と第１のシ
リコン窒化膜４０７との表面上に第２のシリコン窒化膜
４１３ａが形成される。この後、第２のシリコン窒化膜
４１３ａが異方性エッチングによりエッチバックされ
る。
覆するように、第２のシリコン酸化膜４１１と第１のシ
リコン窒化膜４０７との表面上に第２のシリコン窒化膜
４１３ａが形成される。この後、第２のシリコン窒化膜
４１３ａが異方性エッチングによりエッチバックされ
る。
【００１５】図４２を参照して、このエッチングによ
り、開口４０９の側壁にのみ残存するように第２のシリ
コン酸化膜４１１の表面上に側壁窒化膜４１３が形成さ
れる。この側壁窒化膜４１３および第１のシリコン窒化
膜４０７をマスクとしてシリコン基板４０１に選択的に
熱酸化処理が施される。
り、開口４０９の側壁にのみ残存するように第２のシリ
コン酸化膜４１１の表面上に側壁窒化膜４１３が形成さ
れる。この側壁窒化膜４１３および第１のシリコン窒化
膜４０７をマスクとしてシリコン基板４０１に選択的に
熱酸化処理が施される。
【００１６】図４３を参照して、この熱酸化処理によ
り、開口４０９の底部に素子分離酸化膜４１５が形成さ
れる。この後、側壁窒化膜４１３、第１のシリコン窒化
膜４０７、第１および第２のシリコン酸化膜４０３、４
１１が順次エッチング除去されて、図４４に示す状態と
なる。
り、開口４０９の底部に素子分離酸化膜４１５が形成さ
れる。この後、側壁窒化膜４１３、第１のシリコン窒化
膜４０７、第１および第２のシリコン酸化膜４０３、４
１１が順次エッチング除去されて、図４４に示す状態と
なる。
【００１７】上記に示す従来の第２の半導体装置の製造
方法では、図３９に示す工程でシリコン基板４０１の表
面から所定深さを有する第２の開口４０９ｂが形成され
る。また、この第２の開口４０９ｂの底部に図４４に示
す素子分離酸化膜４１５が形成される。このため、図４
４に示す素子分離酸化膜４１５は、図３６に示す素子分
離酸化膜３１５に比較して、シリコン基板４０１の上部
表面から下側領域（深さ方向）に埋め込まれた状態とな
る。このため、素子分離酸化膜４１５を挟んで両側に素
子が形成されても、両素子間を電子などが移動するため
には、素子分離酸化膜４１５の下側領域を相当量回り込
む必要が生じる。したがって、素子分離酸化膜４１５
は、素子分離酸化膜３１５に比較して電気的分離の効果
が高くなる。
方法では、図３９に示す工程でシリコン基板４０１の表
面から所定深さを有する第２の開口４０９ｂが形成され
る。また、この第２の開口４０９ｂの底部に図４４に示
す素子分離酸化膜４１５が形成される。このため、図４
４に示す素子分離酸化膜４１５は、図３６に示す素子分
離酸化膜３１５に比較して、シリコン基板４０１の上部
表面から下側領域（深さ方向）に埋め込まれた状態とな
る。このため、素子分離酸化膜４１５を挟んで両側に素
子が形成されても、両素子間を電子などが移動するため
には、素子分離酸化膜４１５の下側領域を相当量回り込
む必要が生じる。したがって、素子分離酸化膜４１５
は、素子分離酸化膜３１５に比較して電気的分離の効果
が高くなる。
【００１８】また、素子分離酸化膜４１５が下側領域
（深さ方向）に埋め込まれた分だけ、シリコン基板４０
１の上部表面から素子分離酸化膜４１５の上面までの高
さが小さくなる。このため、シリコン基板４０１の表面
の平坦性が良好となる。したがって、この上層にゲート
電極やアルミニウム配線を形成する場合、それらのパタ
ーニングが比較的容易となる。
（深さ方向）に埋め込まれた分だけ、シリコン基板４０
１の上部表面から素子分離酸化膜４１５の上面までの高
さが小さくなる。このため、シリコン基板４０１の表面
の平坦性が良好となる。したがって、この上層にゲート
電極やアルミニウム配線を形成する場合、それらのパタ
ーニングが比較的容易となる。
【００１９】なお、従来の第１および第２の半導体装置
の製造方法では、第１のシリコン酸化膜と第１のシリコ
ン窒化膜４０７との間に多結晶シリコン膜４０５が形成
されている。この多結晶シリコン膜４０５は、シリコン
窒化膜に比べて酸化速度が早い。このため、縦方向（膜
厚方向）の酸化が支配的となり、横方向の酸化が抑制さ
れ、これによってバーズビークの発生が抑制される。こ
の多結晶シリコン膜２０５によりバーズビークの発生を
抑制できることは、“Tech. Dig. Int. Electron Devic
e Meeting 1980 pp.565 〜568"に示されている。
の製造方法では、第１のシリコン酸化膜と第１のシリコ
ン窒化膜４０７との間に多結晶シリコン膜４０５が形成
されている。この多結晶シリコン膜４０５は、シリコン
窒化膜に比べて酸化速度が早い。このため、縦方向（膜
厚方向）の酸化が支配的となり、横方向の酸化が抑制さ
れ、これによってバーズビークの発生が抑制される。こ
の多結晶シリコン膜２０５によりバーズビークの発生を
抑制できることは、“Tech. Dig. Int. Electron Devic
e Meeting 1980 pp.565 〜568"に示されている。
【００２０】
【発明が解決しようとする課題】上記に示す従来の第１
および第２の半導体装置の製造方法では、以下の２つの
問題点がある。
および第２の半導体装置の製造方法では、以下の２つの
問題点がある。
【００２１】まず第１の問題点は、図３３に示す第２の
シリコン窒化膜３１３ａのエッチバック時に第１のシリ
コン窒化膜３０７の膜厚が小さくなり、それによってバ
ーズヘッドおよびバーズビークが生じるということであ
る。以下、そのことについて従来の第１の製造方法を例
に挙げて詳細に説明する。
シリコン窒化膜３１３ａのエッチバック時に第１のシリ
コン窒化膜３０７の膜厚が小さくなり、それによってバ
ーズヘッドおよびバーズビークが生じるということであ
る。以下、そのことについて従来の第１の製造方法を例
に挙げて詳細に説明する。
【００２２】従来の第１の半導体装置の製造方法では、
図３２に示す工程で、写真製版などによりパターニング
されたレジストパターン３２１をマスクとしてシリコン
窒化膜３０７と多結晶シリコン膜３０５とに開口３０９
が形成される。このため、開口３０９の開口径Ｌ2 は、
写真製版の分解能力によって決定される。具体的には、
エキシマレーザ光を用いた写真製版によれば、開口径Ｌ
2 の最小加工寸法は、０．３μｍとなる。よって、開口
３０９の開口径Ｌ2 を写真製版技術により０．３μｍよ
り微細にすることはできない。そこで、図３４に示す工
程で、側壁窒化膜３１３が形成される。この側壁窒化膜
３１３から露出するシリコン酸化膜３０３の寸法Ｌ
2bは、写真製版による最小加工寸法Ｌ2 （約０．３μ
ｍ）よりも、側壁窒化膜３１３の幅Ｌ2aだけ小さい寸法
（すなわち、Ｌ2b＝Ｌ2 −（２×Ｌ2a））にできる。こ
のように、シリコン酸化膜３０３の露出表面の寸法Ｌ2b
を写真製版による最小加工寸法より小さくできるため、
微細な素子分離酸化膜が形成でき、微細化への対応が容
易となる。
図３２に示す工程で、写真製版などによりパターニング
されたレジストパターン３２１をマスクとしてシリコン
窒化膜３０７と多結晶シリコン膜３０５とに開口３０９
が形成される。このため、開口３０９の開口径Ｌ2 は、
写真製版の分解能力によって決定される。具体的には、
エキシマレーザ光を用いた写真製版によれば、開口径Ｌ
2 の最小加工寸法は、０．３μｍとなる。よって、開口
３０９の開口径Ｌ2 を写真製版技術により０．３μｍよ
り微細にすることはできない。そこで、図３４に示す工
程で、側壁窒化膜３１３が形成される。この側壁窒化膜
３１３から露出するシリコン酸化膜３０３の寸法Ｌ
2bは、写真製版による最小加工寸法Ｌ2 （約０．３μ
ｍ）よりも、側壁窒化膜３１３の幅Ｌ2aだけ小さい寸法
（すなわち、Ｌ2b＝Ｌ2 −（２×Ｌ2a））にできる。こ
のように、シリコン酸化膜３０３の露出表面の寸法Ｌ2b
を写真製版による最小加工寸法より小さくできるため、
微細な素子分離酸化膜が形成でき、微細化への対応が容
易となる。
【００２３】しかしながら、この側壁窒化膜３１３は、
図３３、図３４に示すように第２のシリコン窒化膜３１
３ａをエッチバックすることにより形成される。このエ
ッチバック時には、通常、第２のシリコン窒化膜３１３
ａの膜厚の２０〜３０％程度のオーバエッチングが施さ
れる。このため、第２のシリコン窒化膜３１３ａだけで
なく第１のシリコン窒化膜３０７もエッチング除去され
て、その第１のシリコン窒化膜３０７の膜厚が薄くな
る。特に、素子の微細化を考慮した場合、第１のシリコ
ン窒化膜３０７の膜厚はかなり小さくなると考えられ
る。このように、第１のシリコン窒化膜３０７の膜厚が
小さい状態で素子分離酸化膜３１５を形成するための熱
酸化処理が施されると、図４５に示すようにバーズビー
ク３１５ｂの長さが大きくなる。
図３３、図３４に示すように第２のシリコン窒化膜３１
３ａをエッチバックすることにより形成される。このエ
ッチバック時には、通常、第２のシリコン窒化膜３１３
ａの膜厚の２０〜３０％程度のオーバエッチングが施さ
れる。このため、第２のシリコン窒化膜３１３ａだけで
なく第１のシリコン窒化膜３０７もエッチング除去され
て、その第１のシリコン窒化膜３０７の膜厚が薄くな
る。特に、素子の微細化を考慮した場合、第１のシリコ
ン窒化膜３０７の膜厚はかなり小さくなると考えられ
る。このように、第１のシリコン窒化膜３０７の膜厚が
小さい状態で素子分離酸化膜３１５を形成するための熱
酸化処理が施されると、図４５に示すようにバーズビー
ク３１５ｂの長さが大きくなる。
【００２４】このことを表わす式として、第１のシリコ
ン窒化膜３０７の膜厚ｔｎとバーズビーク量Ｌb との関
係式
ン窒化膜３０７の膜厚ｔｎとバーズビーク量Ｌb との関
係式
【００２５】
【数１】
【００２６】（ＴOX：酸化温度，ｔOX：パッド酸化膜の
膜厚，ＫＬ：定数）が、“Ｎ．Ｇｕｉｌｌｅｍｏｔ ｅ
ｔ ａｌ．，ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
ＥＤ−３４ １０３４（１９８７）”に示されてい
る。
膜厚，ＫＬ：定数）が、“Ｎ．Ｇｕｉｌｌｅｍｏｔ ｅ
ｔ ａｌ．，ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
ＥＤ−３４ １０３４（１９８７）”に示されてい
る。
【００２７】また、その実験データは、“Ｔ．Ｍｉｚｕ
ｎｏ ｅｔ ａｌ．， ＩＥＥＥＴＲＡＮＳＡＣＴＩＯ
ＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ．ＶＯ
Ｌ．ＥＤ−３４，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １９
８７ ｐｐ．２２５５〜２２５９”に示されている。
ｎｏ ｅｔ ａｌ．， ＩＥＥＥＴＲＡＮＳＡＣＴＩＯ
ＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ．ＶＯ
Ｌ．ＥＤ−３４，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １９
８７ ｐｐ．２２５５〜２２５９”に示されている。
【００２８】この第１のシリコン窒化膜３０７の膜厚が
小さいとバーズビーク量Ｌb が大きくなることについて
は次のように考えられる。すなわち図４５を参照して、
第１のシリコン窒化膜３０７の膜厚が薄くなると、第１
のシリコン窒化膜３０７の曲げ剛性が小さくなる。この
ため、熱酸化処理時に第１のシリコン窒化膜３０７が容
易に持ち上がってしまう。結果として、シリコン酸化膜
３０３と多結晶シリコン膜３０５との間およびシリコン
酸化膜３０３とシリコン基板３０１との間に酸化種が入
りやすくなる。よって、多結晶シリコン膜３０５が大幅
に酸化されてバーズヘッドが生じ、シリコン基板３０１
も酸化されてバーズビークが大きくなると考えられる。
小さいとバーズビーク量Ｌb が大きくなることについて
は次のように考えられる。すなわち図４５を参照して、
第１のシリコン窒化膜３０７の膜厚が薄くなると、第１
のシリコン窒化膜３０７の曲げ剛性が小さくなる。この
ため、熱酸化処理時に第１のシリコン窒化膜３０７が容
易に持ち上がってしまう。結果として、シリコン酸化膜
３０３と多結晶シリコン膜３０５との間およびシリコン
酸化膜３０３とシリコン基板３０１との間に酸化種が入
りやすくなる。よって、多結晶シリコン膜３０５が大幅
に酸化されてバーズヘッドが生じ、シリコン基板３０１
も酸化されてバーズビークが大きくなると考えられる。
【００２９】次に図４６を参照して、このように形成さ
れる素子分離酸化膜３１５の長さＷ 2aは、生じたバーズ
ヘッドおよびバーズビーク３１５ｂ分だけ長くなる。こ
のため、微細な素子分離酸化膜を形成すべく側壁窒化膜
３１３を設けたにもかかわらず、この形成時にシリコン
窒化膜３０７の膜厚が小さくなり、それにより微細化に
対応することができなくなるという問題点があった。
れる素子分離酸化膜３１５の長さＷ 2aは、生じたバーズ
ヘッドおよびバーズビーク３１５ｂ分だけ長くなる。こ
のため、微細な素子分離酸化膜を形成すべく側壁窒化膜
３１３を設けたにもかかわらず、この形成時にシリコン
窒化膜３０７の膜厚が小さくなり、それにより微細化に
対応することができなくなるという問題点があった。
【００３０】なお、従来の第２の製造方法でも、上記と
同様の理由により、図４８、図４９に示すようにバーズ
ヘッドおよびバーズビーク４１５ｂ分だけ素子分離酸化
膜４１５の長さＷ3aは大きくなる。
同様の理由により、図４８、図４９に示すようにバーズ
ヘッドおよびバーズビーク４１５ｂ分だけ素子分離酸化
膜４１５の長さＷ3aは大きくなる。
【００３１】次に、第２の問題点は、熱酸化処理時にシ
リコン基板３０１に欠陥が導入され、それにより接合耐
圧が低下するということである。以下、そのことについ
て従来の第１の製造方法を例に挙げて詳細に説明する。
リコン基板３０１に欠陥が導入され、それにより接合耐
圧が低下するということである。以下、そのことについ
て従来の第１の製造方法を例に挙げて詳細に説明する。
【００３２】図３４を参照して、従来の第１の半導体装
置の製造方法では、シリコン酸化膜３０３は約５０Åの
厚みで形成される。一般に、シリコン基板３０１と側壁
窒化膜３１３とでは熱膨張係数の差が大きい。このた
め、シリコン酸化膜３０３を介在させずに直接シリコン
基板３０１上に側壁窒化膜３１３が形成された場合、熱
酸化処理時に加えられる熱によりシリコン基板３０１に
欠陥や応力などが導入される。これを防ぐために、図３
４に示すようにシリコン基板３０１とシリコン窒化膜３
１３との間にシリコン酸化膜３０３を介在させている。
すなわち、シリコン酸化膜３０３は熱膨張係数の差に起
因して生じる応力などを緩和する役割をなす。
置の製造方法では、シリコン酸化膜３０３は約５０Åの
厚みで形成される。一般に、シリコン基板３０１と側壁
窒化膜３１３とでは熱膨張係数の差が大きい。このた
め、シリコン酸化膜３０３を介在させずに直接シリコン
基板３０１上に側壁窒化膜３１３が形成された場合、熱
酸化処理時に加えられる熱によりシリコン基板３０１に
欠陥や応力などが導入される。これを防ぐために、図３
４に示すようにシリコン基板３０１とシリコン窒化膜３
１３との間にシリコン酸化膜３０３を介在させている。
すなわち、シリコン酸化膜３０３は熱膨張係数の差に起
因して生じる応力などを緩和する役割をなす。
【００３３】しかしながら、図３４に示すシリコン酸化
膜３０３の厚みＴO2と側壁窒化膜３１３の高さＴN2との
比（ＴO2／ＴN2）が所定の値より小さくなるとシリコン
基板３０１が応力などを緩和しきれなくなる。これによ
り、図４５に示すように熱酸化処理時に分離酸化膜３１
５ａの端部近傍のシリコン基板３０１に欠陥３１７や応
力などが導入される。このことは、“Ａ．Ｂｏｈｇ ｅ
ｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３３（１
０），１５ Ｎｏｖｅｍｂｅｒ １９７８，ｐ．８９
５”に示されている。
膜３０３の厚みＴO2と側壁窒化膜３１３の高さＴN2との
比（ＴO2／ＴN2）が所定の値より小さくなるとシリコン
基板３０１が応力などを緩和しきれなくなる。これによ
り、図４５に示すように熱酸化処理時に分離酸化膜３１
５ａの端部近傍のシリコン基板３０１に欠陥３１７や応
力などが導入される。このことは、“Ａ．Ｂｏｈｇ ｅ
ｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３３（１
０），１５ Ｎｏｖｅｍｂｅｒ １９７８，ｐ．８９
５”に示されている。
【００３４】このように欠陥３１７や応力などがシリコ
ン基板３０１に導入されると、たとえば、図４７に示す
ように素子分離酸化膜３１５の両端にｎ型の不純物領域
３１９が形成された場合、ｐ型のシリコン基板３０１と
ｎ型の不純物領域３１９とから構成されるｐ−ｎ接合部
に欠陥３１７が分布することとなる。この場合、この接
合部付近に分布する欠陥３１７から電流がリークし、接
合耐圧が低下する恐れがあるという問題点があった。
ン基板３０１に導入されると、たとえば、図４７に示す
ように素子分離酸化膜３１５の両端にｎ型の不純物領域
３１９が形成された場合、ｐ型のシリコン基板３０１と
ｎ型の不純物領域３１９とから構成されるｐ−ｎ接合部
に欠陥３１７が分布することとなる。この場合、この接
合部付近に分布する欠陥３１７から電流がリークし、接
合耐圧が低下する恐れがあるという問題点があった。
【００３５】また、図３４に示すシリコン酸化膜３０３
の厚みＴO2と側壁窒化膜３１３の高さＴN2との比（ＴO2
／ＴN2）を所定の値より大きくすべく、シリコン酸化膜
３０３の膜厚を厚くすると、バーズビーク量が大きくな
るという問題点もあった。
の厚みＴO2と側壁窒化膜３１３の高さＴN2との比（ＴO2
／ＴN2）を所定の値より大きくすべく、シリコン酸化膜
３０３の膜厚を厚くすると、バーズビーク量が大きくな
るという問題点もあった。
【００３６】なお、従来の第２の製造方法でも、上記と
同様の理由により、図４８、図４９に示すように分離酸
化膜４１５ａの端部近傍のシリコン基板４０１に欠陥３
１７や応力が導入される。これにより、図５０に示すよ
うにｐ型のシリコン基板４０１とｎ型の不純物領域４１
９とから構成されるｐ−ｎ接合部において電流がリーク
し、接合耐圧が低下する。
同様の理由により、図４８、図４９に示すように分離酸
化膜４１５ａの端部近傍のシリコン基板４０１に欠陥３
１７や応力が導入される。これにより、図５０に示すよ
うにｐ型のシリコン基板４０１とｎ型の不純物領域４１
９とから構成されるｐ−ｎ接合部において電流がリーク
し、接合耐圧が低下する。
【００３７】また、この場合においても図４２に示すよ
うに第２のシリコン酸化膜４０３の厚みＴO3と側壁窒化
膜４１３の高さＴN3との比（ＴO3／ＴN3）を所定の値よ
り大きくすべく、厚みＴO3を大きくすると、バーズビー
ク量が大きくなる。すなわち、図４２を参照して、第２
のシリコン酸化膜４１１は酸化によって形成される。こ
のため、多結晶シリコン膜４０５とシリコン基板４０１
とが開口４０９の側壁から外周側（矢印Ｒ側）へ厚みＴ
O3だけ酸化されることとなる。このように外周側へ厚く
酸化された状態で熱酸化処理が施されると、図４９に示
すように素子分離酸化膜４１５の長さＷ3aは外周側へ厚
みＴO3だけ長くなってしまう。このように、外周側へ酸
化された厚みＴO3だけバーズビーク量が外周側へ大きく
なるため、図４０に示す工程で第２のシリコン酸化膜４
０３の厚みを厚くすることができないという問題点もあ
った。
うに第２のシリコン酸化膜４０３の厚みＴO3と側壁窒化
膜４１３の高さＴN3との比（ＴO3／ＴN3）を所定の値よ
り大きくすべく、厚みＴO3を大きくすると、バーズビー
ク量が大きくなる。すなわち、図４２を参照して、第２
のシリコン酸化膜４１１は酸化によって形成される。こ
のため、多結晶シリコン膜４０５とシリコン基板４０１
とが開口４０９の側壁から外周側（矢印Ｒ側）へ厚みＴ
O3だけ酸化されることとなる。このように外周側へ厚く
酸化された状態で熱酸化処理が施されると、図４９に示
すように素子分離酸化膜４１５の長さＷ3aは外周側へ厚
みＴO3だけ長くなってしまう。このように、外周側へ酸
化された厚みＴO3だけバーズビーク量が外周側へ大きく
なるため、図４０に示す工程で第２のシリコン酸化膜４
０３の厚みを厚くすることができないという問題点もあ
った。
【００３８】上記のように、素子分離酸化膜３１５，４
１５を微細にすべく単純に枠部３１３，４１３を設けて
熱酸化処理を施しても、却って微細化に対応できなくな
り、また素子分離構造の電気的信頼性も低下する。
１５を微細にすべく単純に枠部３１３，４１３を設けて
熱酸化処理を施しても、却って微細化に対応できなくな
り、また素子分離構造の電気的信頼性も低下する。
【００３９】さらに、図５１を参照して、開口４０９の
内壁面に熱酸化処理により第２のシリコン酸化膜４１１
が形成される場合には、開口４０９のコーナ部（領域
Ｃ）に酸化剤が入りにくい。また、このコーナ部では、
応力が高く、酸化速度が抑制される。それゆえ、コーナ
部はほとんど酸化されない。このため、図４２に示すよ
うに側壁窒化膜４１３を形成した場合、側壁窒化膜４１
３の下側の酸化膜が薄くなってしまう。したがって、側
壁窒化膜４１３をマスクとして熱処理を施すと、シリコ
ン基板４０１に欠陥が導入されやすくなってしまう。こ
のため、熱酸化処理により開口４０９の内壁に第２のシ
リコン酸化膜４１１を形成する場合には、上述した接合
耐圧の低下が助長されてしまう。
内壁面に熱酸化処理により第２のシリコン酸化膜４１１
が形成される場合には、開口４０９のコーナ部（領域
Ｃ）に酸化剤が入りにくい。また、このコーナ部では、
応力が高く、酸化速度が抑制される。それゆえ、コーナ
部はほとんど酸化されない。このため、図４２に示すよ
うに側壁窒化膜４１３を形成した場合、側壁窒化膜４１
３の下側の酸化膜が薄くなってしまう。したがって、側
壁窒化膜４１３をマスクとして熱処理を施すと、シリコ
ン基板４０１に欠陥が導入されやすくなってしまう。こ
のため、熱酸化処理により開口４０９の内壁に第２のシ
リコン酸化膜４１１を形成する場合には、上述した接合
耐圧の低下が助長されてしまう。
【００４０】本発明は、上記のような問題点を解決する
ためになされたもので、バーズビークおよびバーズヘッ
ドの発生を防止し、かつシリコン基板への欠陥などの導
入を抑制することにより、微細化に対応可能な電気的信
頼性の高い素子分離構造の製造方法を提供することを目
的とする。
ためになされたもので、バーズビークおよびバーズヘッ
ドの発生を防止し、かつシリコン基板への欠陥などの導
入を抑制することにより、微細化に対応可能な電気的信
頼性の高い素子分離構造の製造方法を提供することを目
的とする。
【００４１】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、素子分離構造を有する半導体装置の
製造方法であって、以下の工程を備えている。
装置の製造方法は、素子分離構造を有する半導体装置の
製造方法であって、以下の工程を備えている。
【００４２】まずシリコン基板の主表面上に形成された
第１のシリコン酸化膜の一部表面を露出させる開口を有
するように多結晶シリコン膜および第１のシリコン窒化
膜が順に積層されて形成される。そして開口の内壁を覆
うように第１のシリコン酸化膜および第１のシリコン窒
化膜の表面上に第２のシリコン酸化膜が形成される。そ
して第２のシリコン酸化膜上に第２のシリコン窒化膜が
形成される。そして第２のシリコン窒化膜を第２のシリ
コン酸化膜上で側壁に残存させることにより側壁窒化膜
が形成される。そして側壁窒化膜をマスクとして熱酸化
処理を行なうことによって開口の底部に素子分離酸化膜
が形成される。
第１のシリコン酸化膜の一部表面を露出させる開口を有
するように多結晶シリコン膜および第１のシリコン窒化
膜が順に積層されて形成される。そして開口の内壁を覆
うように第１のシリコン酸化膜および第１のシリコン窒
化膜の表面上に第２のシリコン酸化膜が形成される。そ
して第２のシリコン酸化膜上に第２のシリコン窒化膜が
形成される。そして第２のシリコン窒化膜を第２のシリ
コン酸化膜上で側壁に残存させることにより側壁窒化膜
が形成される。そして側壁窒化膜をマスクとして熱酸化
処理を行なうことによって開口の底部に素子分離酸化膜
が形成される。
【００４３】請求項２に記載の半導体装置の製造方法
は、素子分離構造を有する半導体装置の製造方法であっ
て、以下の工程を備えている。
は、素子分離構造を有する半導体装置の製造方法であっ
て、以下の工程を備えている。
【００４４】まずシリコン基板の主表面上に形成された
孔に通じる開口部を有するように、第１のシリコン酸化
膜、多結晶シリコン膜および第１のシリコン窒化膜が順
に積層されて形成される。そして孔および開口の内壁を
覆うようにシリコン基板および第１のシリコン窒化膜の
表面上に第２のシリコン酸化膜が形成される。そして第
２のシリコン酸化膜上に第２のシリコン窒化膜が形成さ
れる。そして第２のシリコン窒化膜を第２のシリコン酸
化膜上で側壁に残存させることにより側壁窒化膜が形成
される。そして側壁窒化膜をマスクとして熱酸化処理を
行なうことによって開口の底部に素子分離酸化膜が形成
される。
孔に通じる開口部を有するように、第１のシリコン酸化
膜、多結晶シリコン膜および第１のシリコン窒化膜が順
に積層されて形成される。そして孔および開口の内壁を
覆うようにシリコン基板および第１のシリコン窒化膜の
表面上に第２のシリコン酸化膜が形成される。そして第
２のシリコン酸化膜上に第２のシリコン窒化膜が形成さ
れる。そして第２のシリコン窒化膜を第２のシリコン酸
化膜上で側壁に残存させることにより側壁窒化膜が形成
される。そして側壁窒化膜をマスクとして熱酸化処理を
行なうことによって開口の底部に素子分離酸化膜が形成
される。
【００４５】請求項３に記載の半導体装置の製造方法
は、素子分離構造を有する半導体装置の製造方法であっ
て、以下の工程を備えている。
は、素子分離構造を有する半導体装置の製造方法であっ
て、以下の工程を備えている。
【００４６】まずシリコン基板の主表面上に形成された
第１のシリコン酸化膜の一部表面を露出させる開口を有
するように第１のシリコン窒化膜が形成される。そして
開口の内壁を覆うように第１のシリコン窒化膜の表面上
に第２のシリコン酸化膜が形成される。そして第２のシ
リコン酸化膜上に第２のシリコン窒化膜が形成される。
そして第２のシリコン窒化膜を第２のシリコン酸化膜上
で側壁に残存させることにより側壁窒化膜が形成され
る。そして側壁窒化膜をマスクとして熱酸化処理を行な
うことによって開口の底部に素子分離酸化膜が形成され
る。
第１のシリコン酸化膜の一部表面を露出させる開口を有
するように第１のシリコン窒化膜が形成される。そして
開口の内壁を覆うように第１のシリコン窒化膜の表面上
に第２のシリコン酸化膜が形成される。そして第２のシ
リコン酸化膜上に第２のシリコン窒化膜が形成される。
そして第２のシリコン窒化膜を第２のシリコン酸化膜上
で側壁に残存させることにより側壁窒化膜が形成され
る。そして側壁窒化膜をマスクとして熱酸化処理を行な
うことによって開口の底部に素子分離酸化膜が形成され
る。
【００４７】請求項４に記載の半導体装置の製造方法
は、素子分離構造を有する半導体装置の製造方法であっ
て、以下の工程を備えている。
は、素子分離構造を有する半導体装置の製造方法であっ
て、以下の工程を備えている。
【００４８】まずシリコン基板の主表面に形成された孔
に通じる開口を有するように、第１のシリコン酸化膜お
よび第１のシリコン窒化膜が順に積層して形成される。
そして孔および開口の内壁を覆うようにシリコン基板お
よび第１のシリコン窒化膜の表面上に第２のシリコン酸
化膜が形成される。そして第２のシリコン酸化膜上に第
２のシリコン窒化膜が形成される。そして第２のシリコ
ン窒化膜を第２のシリコン酸化膜上で側壁に残存させる
ことにより側壁窒化膜が形成される。そして側壁窒化膜
をマスクとして熱酸化処理を行なうことによって開口の
底部に素子分離酸化膜が形成される。
に通じる開口を有するように、第１のシリコン酸化膜お
よび第１のシリコン窒化膜が順に積層して形成される。
そして孔および開口の内壁を覆うようにシリコン基板お
よび第１のシリコン窒化膜の表面上に第２のシリコン酸
化膜が形成される。そして第２のシリコン酸化膜上に第
２のシリコン窒化膜が形成される。そして第２のシリコ
ン窒化膜を第２のシリコン酸化膜上で側壁に残存させる
ことにより側壁窒化膜が形成される。そして側壁窒化膜
をマスクとして熱酸化処理を行なうことによって開口の
底部に素子分離酸化膜が形成される。
【００４９】
【作用】請求項１および３に記載の半導体装置の製造方
法では、第２のシリコン酸化膜上に形成された第２のシ
リコン窒化膜が、たとえば異方性エッチングされること
により側壁窒化膜が形成される。この第２のシリコン酸
化膜は、第２のシリコン窒化膜のエッチング時にエッチ
ングストッパの役割をなす。このため、第２のシリコン
窒化膜のエッチング時に第２のシリコン酸化膜の下層に
ある第１のシリコン窒化膜はエッチングされず、第１の
シリコン窒化膜の膜厚が薄くなることはない。よって、
素子分離酸化膜形成のための熱酸化処理時に多結晶シリ
コン膜およびシリコン基板に酸化種が入りにくくなると
考えられる。これにより、多結晶シリコン膜およびシリ
コン基板が酸化されて生ずるバーズヘッドおよびバーズ
ビークの発生を抑制することが可能となる。したがっ
て、バーズヘッドおよびバーズビークが生じることによ
る素子分離酸化膜の長さが長くなることはなく、微細な
素子分離酸化膜を形成することができ、微細化に対応す
ることが可能となる。
法では、第２のシリコン酸化膜上に形成された第２のシ
リコン窒化膜が、たとえば異方性エッチングされること
により側壁窒化膜が形成される。この第２のシリコン酸
化膜は、第２のシリコン窒化膜のエッチング時にエッチ
ングストッパの役割をなす。このため、第２のシリコン
窒化膜のエッチング時に第２のシリコン酸化膜の下層に
ある第１のシリコン窒化膜はエッチングされず、第１の
シリコン窒化膜の膜厚が薄くなることはない。よって、
素子分離酸化膜形成のための熱酸化処理時に多結晶シリ
コン膜およびシリコン基板に酸化種が入りにくくなると
考えられる。これにより、多結晶シリコン膜およびシリ
コン基板が酸化されて生ずるバーズヘッドおよびバーズ
ビークの発生を抑制することが可能となる。したがっ
て、バーズヘッドおよびバーズビークが生じることによ
る素子分離酸化膜の長さが長くなることはなく、微細な
素子分離酸化膜を形成することができ、微細化に対応す
ることが可能となる。
【００５０】また開口部の底部において第１のシリコン
酸化膜の表面上に第２のシリコン酸化膜を形成するた
め、シリコン基板と側壁窒化膜の間には第１および第２
のシリコン酸化膜が介在することとなる。このため、第
１および第２のシリコン酸化膜の２層で膜厚を確保する
ことができる。また、第２のシリコン酸化膜の膜厚を厚
く制御することもできる。これらにより、第１および第
２のシリコン酸化膜の膜厚の和（ＴO ）と側壁窒化膜の
側壁に沿う高さ（ＴN ）との比（ＴO ／ＴN ）を所定の
値以上にすることは容易となる。このため、側壁窒化膜
とシリコン基板との熱膨張係数の差に起因して生じる応
力などを第２のシリコン酸化膜により緩和することがで
きる。よって、シリコン基板の表面付近に欠陥などが導
入されることは抑制される。したがって、この欠陥など
がｐ−ｎ接合部近傍に分布することによる接合耐圧の低
下も生じ難くなる。
酸化膜の表面上に第２のシリコン酸化膜を形成するた
め、シリコン基板と側壁窒化膜の間には第１および第２
のシリコン酸化膜が介在することとなる。このため、第
１および第２のシリコン酸化膜の２層で膜厚を確保する
ことができる。また、第２のシリコン酸化膜の膜厚を厚
く制御することもできる。これらにより、第１および第
２のシリコン酸化膜の膜厚の和（ＴO ）と側壁窒化膜の
側壁に沿う高さ（ＴN ）との比（ＴO ／ＴN ）を所定の
値以上にすることは容易となる。このため、側壁窒化膜
とシリコン基板との熱膨張係数の差に起因して生じる応
力などを第２のシリコン酸化膜により緩和することがで
きる。よって、シリコン基板の表面付近に欠陥などが導
入されることは抑制される。したがって、この欠陥など
がｐ−ｎ接合部近傍に分布することによる接合耐圧の低
下も生じ難くなる。
【００５１】請求項２および４に記載の半導体装置の製
造方法では、第２のシリコン酸化膜上に形成された第２
のシリコン窒化膜を、たとえば異方性エッチングするこ
とにより側壁窒化膜が形成される。この第２のシリコン
酸化膜は、第２のシリコン窒化膜のエッチング時にエッ
チングストッパの役割をなす。このため、第２のシリコ
ン窒化膜のエッチング時に第２のシリコン酸化膜の下層
にある第１のシリコン窒化膜はエッチングされず、第１
のシリコン窒化膜の膜厚が薄くなることはない。よっ
て、素子分離酸化膜形成のための熱酸化処理時に、多結
晶シリコン膜およびシリコン基板に酸化種が入りにくく
なると考えられる。これにより、多結晶シリコン膜およ
びシリコン基板が酸化されて生ずるバーズヘッドおよび
バーズビークの発生を抑制することが可能となる。した
がって、バーズヘッドおよびバーズビークが生じること
による素子分離酸化膜の長さが長くなることはない。こ
れにより、微細な分離を実現することができ、微細化に
対応することが可能となる。
造方法では、第２のシリコン酸化膜上に形成された第２
のシリコン窒化膜を、たとえば異方性エッチングするこ
とにより側壁窒化膜が形成される。この第２のシリコン
酸化膜は、第２のシリコン窒化膜のエッチング時にエッ
チングストッパの役割をなす。このため、第２のシリコ
ン窒化膜のエッチング時に第２のシリコン酸化膜の下層
にある第１のシリコン窒化膜はエッチングされず、第１
のシリコン窒化膜の膜厚が薄くなることはない。よっ
て、素子分離酸化膜形成のための熱酸化処理時に、多結
晶シリコン膜およびシリコン基板に酸化種が入りにくく
なると考えられる。これにより、多結晶シリコン膜およ
びシリコン基板が酸化されて生ずるバーズヘッドおよび
バーズビークの発生を抑制することが可能となる。した
がって、バーズヘッドおよびバーズビークが生じること
による素子分離酸化膜の長さが長くなることはない。こ
れにより、微細な分離を実現することができ、微細化に
対応することが可能となる。
【００５２】また、孔の底部において、シリコン基板と
側壁窒化膜との間には第２のシリコン酸化膜が介在して
いる。この第２のシリコン酸化膜は、たとえばＣＶＤ法
などにより孔と開口部の側壁上を覆うように形成され
る。すなわち、第２のシリコン酸化膜は孔と開口部の側
壁の内周側に堆積される。このため、第２のシリコン酸
化膜の膜厚を厚く制御することは容易である。これによ
り、第２のシリコン酸化膜の膜厚（ＴO ）と側壁窒化膜
の側壁に沿う高さ（ＴN ）との比（ＴO ／ＴN ）を所定
の値以上にすることは容易である。このため、側壁窒化
膜とシリコン基板との熱膨張係数の差に起因して生ずる
応力などを第２のシリコン酸化膜により緩和することが
できる。よって、シリコン基板の表面付近に欠陥などが
導入されることはない。したがって、この欠陥などがｐ
−ｎ接合部近傍に分布することによる接合耐圧の低下も
生じない。
側壁窒化膜との間には第２のシリコン酸化膜が介在して
いる。この第２のシリコン酸化膜は、たとえばＣＶＤ法
などにより孔と開口部の側壁上を覆うように形成され
る。すなわち、第２のシリコン酸化膜は孔と開口部の側
壁の内周側に堆積される。このため、第２のシリコン酸
化膜の膜厚を厚く制御することは容易である。これによ
り、第２のシリコン酸化膜の膜厚（ＴO ）と側壁窒化膜
の側壁に沿う高さ（ＴN ）との比（ＴO ／ＴN ）を所定
の値以上にすることは容易である。このため、側壁窒化
膜とシリコン基板との熱膨張係数の差に起因して生ずる
応力などを第２のシリコン酸化膜により緩和することが
できる。よって、シリコン基板の表面付近に欠陥などが
導入されることはない。したがって、この欠陥などがｐ
−ｎ接合部近傍に分布することによる接合耐圧の低下も
生じない。
【００５３】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
説明する。
【００５４】実施例１ まず、本発明の第１の実施例における半導体装置の製造
方法について説明する。
方法について説明する。
【００５５】図１〜図７は、本発明の第１の実施例にお
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。まず図１を参照して、シリコン基板１を酸化する
ことにより、１５０Å程度の膜厚で第１のシリコン酸化
膜３がシリコン基板１の表面全面に形成される。この第
１のシリコン酸化膜３の表面全面に、ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法など
により多結晶シリコン膜５および第１のシリコン窒化膜
７が各々５００Å、２０００Å程度の膜厚で堆積され
る。
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。まず図１を参照して、シリコン基板１を酸化する
ことにより、１５０Å程度の膜厚で第１のシリコン酸化
膜３がシリコン基板１の表面全面に形成される。この第
１のシリコン酸化膜３の表面全面に、ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法など
により多結晶シリコン膜５および第１のシリコン窒化膜
７が各々５００Å、２０００Å程度の膜厚で堆積され
る。
【００５６】図２を参照して、第１のシリコン窒化膜７
の表面全面にフォトレジスト２１が塗布される。このフ
ォトレジスト２１は、写真製版技術などによりパターニ
ングされて、開口径Ｌ4 のホールパターン２１ａを有す
るレジストパターン２１とされる。エキシマレーザ光を
用いてフォトレジスト２１を露光する場合、ホールパタ
ーン２１ａの開口径Ｌ4 の最小加工寸法は、０．３μｍ
となる。このレジストパターン２１をマスクとして第１
のシリコン窒化膜７および多結晶シリコン膜５に順次異
方性エッチングが施される。このエッチングにより、第
１のシリコン窒化膜７および多結晶シリコン膜５には、
この２層を突き抜け第１のシリコン酸化膜３の一部表面
を露出する開口９が形成される。この開口９は、ホール
パターン２１ａの開口径Ｌ4 と実質的に同じ開口径、す
なわち０．３μｍを有している。この後、レジストパタ
ーン２１が除去される。
の表面全面にフォトレジスト２１が塗布される。このフ
ォトレジスト２１は、写真製版技術などによりパターニ
ングされて、開口径Ｌ4 のホールパターン２１ａを有す
るレジストパターン２１とされる。エキシマレーザ光を
用いてフォトレジスト２１を露光する場合、ホールパタ
ーン２１ａの開口径Ｌ4 の最小加工寸法は、０．３μｍ
となる。このレジストパターン２１をマスクとして第１
のシリコン窒化膜７および多結晶シリコン膜５に順次異
方性エッチングが施される。このエッチングにより、第
１のシリコン窒化膜７および多結晶シリコン膜５には、
この２層を突き抜け第１のシリコン酸化膜３の一部表面
を露出する開口９が形成される。この開口９は、ホール
パターン２１ａの開口径Ｌ4 と実質的に同じ開口径、す
なわち０．３μｍを有している。この後、レジストパタ
ーン２１が除去される。
【００５７】図３を参照して、開口９の内壁を被覆する
ように第１のシリコン酸化膜３および第１のシリコン窒
化膜７の表面上に第２のシリコン酸化膜１１がＣＶＤ法
により１５０Å程度の膜厚で形成される。
ように第１のシリコン酸化膜３および第１のシリコン窒
化膜７の表面上に第２のシリコン酸化膜１１がＣＶＤ法
により１５０Å程度の膜厚で形成される。
【００５８】図４を参照して、第２のシリコン酸化膜１
１の表面全面に第２のシリコン窒化膜１３ａが５００Å
程度の膜厚で形成される。この第２のシリコン窒化膜１
３ａに異方性エッチングが施される。この異方性エッチ
ングは、第２のシリコン窒化膜１３ａの膜厚の２０〜３
０％のオーバエッチングを施すことにより行なわれる。
このエッチングの際、第２のシリコン酸化膜１１はエッ
チングストッパの役割をなす。すなわち、この第２のシ
リコン酸化膜１１があるため、第２のシリコン窒化膜１
３ａに異方性エッチングを施した場合でも第１のシリコ
ン窒化膜７の膜厚が薄くなることはない。
１の表面全面に第２のシリコン窒化膜１３ａが５００Å
程度の膜厚で形成される。この第２のシリコン窒化膜１
３ａに異方性エッチングが施される。この異方性エッチ
ングは、第２のシリコン窒化膜１３ａの膜厚の２０〜３
０％のオーバエッチングを施すことにより行なわれる。
このエッチングの際、第２のシリコン酸化膜１１はエッ
チングストッパの役割をなす。すなわち、この第２のシ
リコン酸化膜１１があるため、第２のシリコン窒化膜１
３ａに異方性エッチングを施した場合でも第１のシリコ
ン窒化膜７の膜厚が薄くなることはない。
【００５９】図５を参照して、上記のエッチングによ
り、開口９の側壁を被覆するように第２のシリコン酸化
膜１１の表面上には側壁窒化膜１３が形成される。
り、開口９の側壁を被覆するように第２のシリコン酸化
膜１１の表面上には側壁窒化膜１３が形成される。
【００６０】この側壁窒化膜１３の幅Ｌ4bは、たとえば
５００Å程度となるように形成される。このように、側
壁窒化膜１３を設けたため、開口９の底部において露出
する第２のシリコン酸化膜１１の表面の寸法Ｌ4aは、写
真製版技術による最小加工寸法Ｌ4 （＝０．３μｍ）よ
りも小さくすることができる。すなわち、露出表面の寸
法Ｌ4aは、Ｌ4a＝Ｌ4 −２×（Ｌ4b＋Ｌ4c）となり、約
０．２μｍとなる。
５００Å程度となるように形成される。このように、側
壁窒化膜１３を設けたため、開口９の底部において露出
する第２のシリコン酸化膜１１の表面の寸法Ｌ4aは、写
真製版技術による最小加工寸法Ｌ4 （＝０．３μｍ）よ
りも小さくすることができる。すなわち、露出表面の寸
法Ｌ4aは、Ｌ4a＝Ｌ4 −２×（Ｌ4b＋Ｌ4c）となり、約
０．２μｍとなる。
【００６１】この後、側壁窒化膜１３などをマスクとし
て９５０〜１１００℃程度の温度で熱酸化処理が施され
る。この熱酸化処理時の処理時間は、たとえば９５０℃
で処理した場合は２〜３ｈｒ．であり、１１００℃で処
理した場合は、３０ｍｉｎ．である。
て９５０〜１１００℃程度の温度で熱酸化処理が施され
る。この熱酸化処理時の処理時間は、たとえば９５０℃
で処理した場合は２〜３ｈｒ．であり、１１００℃で処
理した場合は、３０ｍｉｎ．である。
【００６２】図６を参照して、この熱酸化処理によっ
て、開口９の底部に５０００Å程度の厚みとなるように
素子分離酸化膜１５が形成される。この後、側壁窒化膜
１３、第２のシリコン酸化膜１１、第１のシリコン窒化
膜７、多結晶シリコン膜５および第１のシリコン酸化膜
３が順次エッチング除去されて、図７に示す状態とな
る。
て、開口９の底部に５０００Å程度の厚みとなるように
素子分離酸化膜１５が形成される。この後、側壁窒化膜
１３、第２のシリコン酸化膜１１、第１のシリコン窒化
膜７、多結晶シリコン膜５および第１のシリコン酸化膜
３が順次エッチング除去されて、図７に示す状態とな
る。
【００６３】本発明の第１の実施例における半導体装置
の製造方法では、図３に示す工程で第１のシリコン窒化
膜７の表面上にＣＶＤ法により第２のシリコン酸化膜１
１が形成される。このため、図４、図５に示す行程で第
２のシリコン窒化膜１３ａをエッチングして側壁窒化膜
１３を形成する際、第２のシリコン窒化膜１３ａと第１
のシリコン窒化膜７との間に第２のシリコン酸化膜１１
が介在する。この第２のシリコン酸化膜１１は、第２の
シリコン窒化膜１３ａのエッチング時にエッチングスト
ッパの役割をなす。このため、第２のシリコン窒化膜１
３ａのエッチング時に第１のシリコン窒化膜７がエッチ
ングされて、第２のシリコン窒化膜７の膜厚が薄くなる
ことはない。よって、図５、図６に示す工程での熱酸化
処理時において、第１のシリコン酸化膜３と多結晶シリ
コン膜５との間およびシリコン基板１と第１のシリコン
酸化膜３との間に酸化種は入り難くなると考えられる。
したがって、シリコン基板１および多結晶シリコン膜５
が酸化されることにより生ずるバーズビークおよびバー
ズヘッドの発生を抑制することができる。このようにバ
ーズビークなどの発生が抑制できるため、図７に示す素
子分離酸化膜１５の長さＷ4 を小さくでき、微細な素子
分離酸化膜１５を形成することができる。
の製造方法では、図３に示す工程で第１のシリコン窒化
膜７の表面上にＣＶＤ法により第２のシリコン酸化膜１
１が形成される。このため、図４、図５に示す行程で第
２のシリコン窒化膜１３ａをエッチングして側壁窒化膜
１３を形成する際、第２のシリコン窒化膜１３ａと第１
のシリコン窒化膜７との間に第２のシリコン酸化膜１１
が介在する。この第２のシリコン酸化膜１１は、第２の
シリコン窒化膜１３ａのエッチング時にエッチングスト
ッパの役割をなす。このため、第２のシリコン窒化膜１
３ａのエッチング時に第１のシリコン窒化膜７がエッチ
ングされて、第２のシリコン窒化膜７の膜厚が薄くなる
ことはない。よって、図５、図６に示す工程での熱酸化
処理時において、第１のシリコン酸化膜３と多結晶シリ
コン膜５との間およびシリコン基板１と第１のシリコン
酸化膜３との間に酸化種は入り難くなると考えられる。
したがって、シリコン基板１および多結晶シリコン膜５
が酸化されることにより生ずるバーズビークおよびバー
ズヘッドの発生を抑制することができる。このようにバ
ーズビークなどの発生が抑制できるため、図７に示す素
子分離酸化膜１５の長さＷ4 を小さくでき、微細な素子
分離酸化膜１５を形成することができる。
【００６４】また図３に示す工程で開口９の側壁を被覆
するように第１のシリコン酸化膜３の表面上に第２のシ
リコン酸化膜１１がＣＶＤ法により形成される。これに
より、シリコン基板１上のシリコン酸化膜の厚みを、第
１のシリコン酸化膜３と第２のシリコン酸化膜１１との
厚みの和により確保することができる。第１のシリコン
酸化膜３の厚みを厚くすると、熱酸化処理後の素子分離
酸化膜におけるバーズビーク量が大きくなる。このた
め、一般に第１のシリコン酸化膜３の厚みは所定の値以
上にすることはできない。これに対して、第２のシリコ
ン酸化膜１１の膜厚を厚く制御することは、比較的容易
であり、膜厚を厚くしてもバーズビーク量にはほとんど
影響を与えることはない。
するように第１のシリコン酸化膜３の表面上に第２のシ
リコン酸化膜１１がＣＶＤ法により形成される。これに
より、シリコン基板１上のシリコン酸化膜の厚みを、第
１のシリコン酸化膜３と第２のシリコン酸化膜１１との
厚みの和により確保することができる。第１のシリコン
酸化膜３の厚みを厚くすると、熱酸化処理後の素子分離
酸化膜におけるバーズビーク量が大きくなる。このた
め、一般に第１のシリコン酸化膜３の厚みは所定の値以
上にすることはできない。これに対して、第２のシリコ
ン酸化膜１１の膜厚を厚く制御することは、比較的容易
であり、膜厚を厚くしてもバーズビーク量にはほとんど
影響を与えることはない。
【００６５】このため、第１のシリコン酸化膜１１の厚
みを厚く制御することにより、図５に示す第１と第２の
シリコン酸化膜３、１１の膜厚の和ＴO4を大きくするこ
とができる。膜厚ＴO4を大きくすることができるため、
膜厚ＴO4と側壁窒化膜１３の側壁に沿う高さＴN4との比
（ＴO4／ＴN4）を大きくすることもできる。よって、こ
の比（ＴO4／ＴN4）が小さいことに起因してシリコン基
板１に導入される欠陥の発生も抑制され得る。したがっ
て、不純物領域（図示せず）とシリコン基板１とにより
形成されるｐ−ｎ接合部近傍にこの欠陥が分布するため
に生じる接合耐圧の低下も抑制される。
みを厚く制御することにより、図５に示す第１と第２の
シリコン酸化膜３、１１の膜厚の和ＴO4を大きくするこ
とができる。膜厚ＴO4を大きくすることができるため、
膜厚ＴO4と側壁窒化膜１３の側壁に沿う高さＴN4との比
（ＴO4／ＴN4）を大きくすることもできる。よって、こ
の比（ＴO4／ＴN4）が小さいことに起因してシリコン基
板１に導入される欠陥の発生も抑制され得る。したがっ
て、不純物領域（図示せず）とシリコン基板１とにより
形成されるｐ−ｎ接合部近傍にこの欠陥が分布するため
に生じる接合耐圧の低下も抑制される。
【００６６】また、図５を参照して、側壁窒化膜１３を
設けたため、開口９の底部において露出する第２のシリ
コン酸化膜１１の表面の寸法Ｌ4aは、写真製版技術によ
る最小加工寸法Ｌ4 （０．３μｍ）より小さくすること
ができる。このため、この開口９の底部に形成される素
子分離酸化膜１５の長さＷ4 は、最小加工寸法Ｌ4 より
小さくすることも可能である。したがって、微細な素子
分離酸化膜を形成できる。
設けたため、開口９の底部において露出する第２のシリ
コン酸化膜１１の表面の寸法Ｌ4aは、写真製版技術によ
る最小加工寸法Ｌ4 （０．３μｍ）より小さくすること
ができる。このため、この開口９の底部に形成される素
子分離酸化膜１５の長さＷ4 は、最小加工寸法Ｌ4 より
小さくすることも可能である。したがって、微細な素子
分離酸化膜を形成できる。
【００６７】実施例２ 次に、本発明の第２の実施例における半導体装置の製造
方法について説明する。
方法について説明する。
【００６８】図８〜図１５は、本発明の第２の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図８を参照して、シリコン基板１０１の表
面を酸化することにより１５０Å程度の厚みで第１のシ
リコン酸化膜１０３が形成される。この第１のシリコン
酸化膜１０３の表面上に、ＣＶＤ法により多結晶シリコ
ン膜１０５および第１のシリコン窒化膜１０７が各々５
００Å、２０００Å程度の厚みで堆積される。
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図８を参照して、シリコン基板１０１の表
面を酸化することにより１５０Å程度の厚みで第１のシ
リコン酸化膜１０３が形成される。この第１のシリコン
酸化膜１０３の表面上に、ＣＶＤ法により多結晶シリコ
ン膜１０５および第１のシリコン窒化膜１０７が各々５
００Å、２０００Å程度の厚みで堆積される。
【００６９】図９を参照して、第１のシリコン窒化膜１
０７の表面全面にフォトレジスト１２１が塗布される。
このフォトレジスト１２１は、開口径Ｌ5 のホールパタ
ーン１２１ａを有するようにパターニングされる。この
レジストパターン１２１をマスクとして、まず第１のシ
リコン窒化膜１０７および多結晶シリコン膜１０５に、
順次異方性エッチングが施される。この異方性エッチン
グにより第１のシリコン窒化膜１０７および多結晶シリ
コン膜１０５に、この２層を突き抜けて第１のシリコン
酸化膜１０３の一部表面を露出する開口１０９ａが形成
される。この開口１０９ａは、ホールパターン１２１ａ
の開口径Ｌ5 と実質的に同じ開口径を有する。
０７の表面全面にフォトレジスト１２１が塗布される。
このフォトレジスト１２１は、開口径Ｌ5 のホールパタ
ーン１２１ａを有するようにパターニングされる。この
レジストパターン１２１をマスクとして、まず第１のシ
リコン窒化膜１０７および多結晶シリコン膜１０５に、
順次異方性エッチングが施される。この異方性エッチン
グにより第１のシリコン窒化膜１０７および多結晶シリ
コン膜１０５に、この２層を突き抜けて第１のシリコン
酸化膜１０３の一部表面を露出する開口１０９ａが形成
される。この開口１０９ａは、ホールパターン１２１ａ
の開口径Ｌ5 と実質的に同じ開口径を有する。
【００７０】図１０を参照して、レジストパターン１２
１を残した状態で、第１のシリコン酸化膜１０３および
シリコン基板１０１に順次異方性エッチングが施され
る。この異方性エッチングにより、第１の開口１０９ａ
と連続した側壁を有する第２の開口１０９ｂが、第１の
シリコン酸化膜１０３およびシリコン基板１０１に形成
される。またこの第１の開口１０９ａおよび第２の開口
１０９ｂとにより開口１０９が形成される。この後、レ
ジストパターン１２１が除去される。
１を残した状態で、第１のシリコン酸化膜１０３および
シリコン基板１０１に順次異方性エッチングが施され
る。この異方性エッチングにより、第１の開口１０９ａ
と連続した側壁を有する第２の開口１０９ｂが、第１の
シリコン酸化膜１０３およびシリコン基板１０１に形成
される。またこの第１の開口１０９ａおよび第２の開口
１０９ｂとにより開口１０９が形成される。この後、レ
ジストパターン１２１が除去される。
【００７１】図１１を参照して、開口１０９の側壁を被
覆するようにシリコン基板１０１の表面および第１のシ
リコン窒化膜１０７の表面上に第２のシリコン酸化膜１
１１がＣＶＤ法により１５０Å程度の厚みで形成され
る。
覆するようにシリコン基板１０１の表面および第１のシ
リコン窒化膜１０７の表面上に第２のシリコン酸化膜１
１１がＣＶＤ法により１５０Å程度の厚みで形成され
る。
【００７２】図１２を参照して、第２のシリコン酸化膜
１１１の表面全面に第２のシリコン窒化膜１１３ａが形
成される。この第２のシリコン窒化膜１１３ａに異方性
エッチングが施される。この異方性エッチングは、シリ
コン窒化膜１１３ａの膜厚の２０〜３０％のオーバエッ
チングを施すことにより行なわれる。このエッチングに
際して、第２のシリコン酸化膜１１１はエッチングスト
ッパの役割をなす。これにより、第２のシリコン窒化膜
１１３ａのエッチング時において第１のシリコン窒化膜
１０７の膜厚が薄くなることはない。
１１１の表面全面に第２のシリコン窒化膜１１３ａが形
成される。この第２のシリコン窒化膜１１３ａに異方性
エッチングが施される。この異方性エッチングは、シリ
コン窒化膜１１３ａの膜厚の２０〜３０％のオーバエッ
チングを施すことにより行なわれる。このエッチングに
際して、第２のシリコン酸化膜１１１はエッチングスト
ッパの役割をなす。これにより、第２のシリコン窒化膜
１１３ａのエッチング時において第１のシリコン窒化膜
１０７の膜厚が薄くなることはない。
【００７３】図１３を参照して、上記のエッチングによ
り、開口１０９の側壁を被覆するように第２のシリコン
酸化膜１１１の表面上には側壁窒化膜１１３が形成され
る。この側壁窒化膜１１３などをマスクとしてシリコン
基板１０１に９５０〜１１００℃の温度で熱酸化処理が
施される。その熱酸化処理の処理時間は、たとえば９５
０℃の場合には２〜３ｈｒ．であり、１１００℃の場合
には３０ｍｉｎ．程度である。
り、開口１０９の側壁を被覆するように第２のシリコン
酸化膜１１１の表面上には側壁窒化膜１１３が形成され
る。この側壁窒化膜１１３などをマスクとしてシリコン
基板１０１に９５０〜１１００℃の温度で熱酸化処理が
施される。その熱酸化処理の処理時間は、たとえば９５
０℃の場合には２〜３ｈｒ．であり、１１００℃の場合
には３０ｍｉｎ．程度である。
【００７４】図１４を参照して、この熱酸化処理により
開口部１０９の底部に５０００Å程度の厚みとなるよう
に素子分離酸化膜１１５が形成される。この後、側壁窒
化膜１１３、第２のシリコン酸化膜１１１、第１のシリ
コン窒化膜１０７、多結晶シリコン膜１０５および第１
のシリコン酸化膜１０３がエッチング除去されて、図１
５に示す状態となる。
開口部１０９の底部に５０００Å程度の厚みとなるよう
に素子分離酸化膜１１５が形成される。この後、側壁窒
化膜１１３、第２のシリコン酸化膜１１１、第１のシリ
コン窒化膜１０７、多結晶シリコン膜１０５および第１
のシリコン酸化膜１０３がエッチング除去されて、図１
５に示す状態となる。
【００７５】本発明の第２の実施例における半導体装置
の製造方法では、図１１に示す工程で第１のシリコン窒
化膜１０７の表面上にＣＶＤ法により第２のシリコン酸
化膜１１１が形成される。このため図１２、図１３に示
すように第２のシリコン窒化膜１１３ａと第１のシリコ
ン窒化膜１０７との間に第２のシリコン酸化膜１１１が
介在することとなる。この第２のシリコン酸化膜１１１
は、第２のシリコン窒化膜１１３ａのエッチング時にエ
ッチングストッパの役割をなす。このため、第２のシリ
コン窒化膜１１３ａのエッチング時に第１のシリコン窒
化膜１０７がエッチングされて、第１のシリコン窒化膜
１０７の膜厚が薄くなることはない。よって、図１３、
図１４に示す工程での熱酸化処理時に第１のシリコン酸
化膜１０３と多結晶シリコン膜１０５との間および第１
のシリコン酸化膜１０３とシリコン基板１との間に酸化
種は入り難くなると考えられる。したがって、シリコン
基板１０１および多結晶シリコン膜１０５が酸化される
ことにより生ずるバーズビークおよびバーズヘッドの発
生を抑制することができる。このようにバーズビークな
どの発生が抑制できるため、図１５に示す素子分離酸化
膜１１５の長さＷ5を小さくでき、微細な素子分離酸化
膜１１５を形成することができる。
の製造方法では、図１１に示す工程で第１のシリコン窒
化膜１０７の表面上にＣＶＤ法により第２のシリコン酸
化膜１１１が形成される。このため図１２、図１３に示
すように第２のシリコン窒化膜１１３ａと第１のシリコ
ン窒化膜１０７との間に第２のシリコン酸化膜１１１が
介在することとなる。この第２のシリコン酸化膜１１１
は、第２のシリコン窒化膜１１３ａのエッチング時にエ
ッチングストッパの役割をなす。このため、第２のシリ
コン窒化膜１１３ａのエッチング時に第１のシリコン窒
化膜１０７がエッチングされて、第１のシリコン窒化膜
１０７の膜厚が薄くなることはない。よって、図１３、
図１４に示す工程での熱酸化処理時に第１のシリコン酸
化膜１０３と多結晶シリコン膜１０５との間および第１
のシリコン酸化膜１０３とシリコン基板１との間に酸化
種は入り難くなると考えられる。したがって、シリコン
基板１０１および多結晶シリコン膜１０５が酸化される
ことにより生ずるバーズビークおよびバーズヘッドの発
生を抑制することができる。このようにバーズビークな
どの発生が抑制できるため、図１５に示す素子分離酸化
膜１１５の長さＷ5を小さくでき、微細な素子分離酸化
膜１１５を形成することができる。
【００７６】また図１１に示す工程で開口１０９の側壁
を被覆するようにシリコン基板１０１の表面上に第２の
シリコン酸化膜１１１がＣＶＤ法により形成される。こ
のように第２のシリコン酸化膜１１はＣＶＤ法によって
形成されるため、図２６に示すように第２のシリコン酸
化膜４１１を酸化によって形成した場合に比較してバー
ズビークの発生を抑制し得る。以下、そのことについて
詳細に説明する。
を被覆するようにシリコン基板１０１の表面上に第２の
シリコン酸化膜１１１がＣＶＤ法により形成される。こ
のように第２のシリコン酸化膜１１はＣＶＤ法によって
形成されるため、図２６に示すように第２のシリコン酸
化膜４１１を酸化によって形成した場合に比較してバー
ズビークの発生を抑制し得る。以下、そのことについて
詳細に説明する。
【００７７】図２８を参照して、従来のように第２のシ
リコン酸化膜４１１を酸化によって形成した場合、開口
４０９の側壁において露出する多結晶シリコン膜４０５
とシリコン基板１とが開口４０９の側壁から外周側（矢
印Ｒ側）へ厚みＴO3だけ酸化される。このため、図３５
に示すように熱酸化処理後の素子分離酸化膜４１５の長
さＷ3aは、外周側へ酸化された厚みＴO3だけ長くなって
しまう。
リコン酸化膜４１１を酸化によって形成した場合、開口
４０９の側壁において露出する多結晶シリコン膜４０５
とシリコン基板１とが開口４０９の側壁から外周側（矢
印Ｒ側）へ厚みＴO3だけ酸化される。このため、図３５
に示すように熱酸化処理後の素子分離酸化膜４１５の長
さＷ3aは、外周側へ酸化された厚みＴO3だけ長くなって
しまう。
【００７８】これに対して、図１１を参照して、ＣＶＤ
法で第２のシリコン酸化膜１１１を形成した場合、第２
のシリコン酸化膜１１１は開口１０９の内周壁上に堆積
される。すなわち、ＣＶＤ法で形成した場合には、図２
８に示すように開口１０９の外周側に多結晶シリコン膜
４０５等が酸化されるのではなく内周側（矢印Ｑ側）へ
第２のシリコン酸化膜１１１が堆積される。このため、
図１５に示す素子分離酸化膜１１５が、その第２のシリ
コン酸化膜１１１の厚み分だけ外周側へ大きく広がるこ
とはない。よって、ＣＶＤ法により第２のシリコン酸化
膜を形成する場合には、酸化によって形成する場合に比
較してバーズビークの発生を抑制することができる。
法で第２のシリコン酸化膜１１１を形成した場合、第２
のシリコン酸化膜１１１は開口１０９の内周壁上に堆積
される。すなわち、ＣＶＤ法で形成した場合には、図２
８に示すように開口１０９の外周側に多結晶シリコン膜
４０５等が酸化されるのではなく内周側（矢印Ｑ側）へ
第２のシリコン酸化膜１１１が堆積される。このため、
図１５に示す素子分離酸化膜１１５が、その第２のシリ
コン酸化膜１１１の厚み分だけ外周側へ大きく広がるこ
とはない。よって、ＣＶＤ法により第２のシリコン酸化
膜を形成する場合には、酸化によって形成する場合に比
較してバーズビークの発生を抑制することができる。
【００７９】この第２のシリコン酸化膜１１１の膜厚
は、上記の理由により厚く制御することも可能である。
このように、図１３に示す第１のシリコン酸化膜１１１
の膜厚ＴO5を厚く制御することができるため、その膜厚
ＴO5と側壁窒化膜１１３の側壁に沿う高さＴN5との比
（ＴO5／ＴN5）を大きくすることもできる。よって、こ
の比（ＴO5／ＴN5）が小さいことに起因してシリコン基
板１０１に導入される欠陥などの発生も抑制され得る。
したがって、不純物領域（図示せず）とシリコン基板１
とにより形成されるｐ−ｎ接合部近傍にこの欠陥等が分
布するために生じる接合耐圧の低下も生じない。
は、上記の理由により厚く制御することも可能である。
このように、図１３に示す第１のシリコン酸化膜１１１
の膜厚ＴO5を厚く制御することができるため、その膜厚
ＴO5と側壁窒化膜１１３の側壁に沿う高さＴN5との比
（ＴO5／ＴN5）を大きくすることもできる。よって、こ
の比（ＴO5／ＴN5）が小さいことに起因してシリコン基
板１０１に導入される欠陥などの発生も抑制され得る。
したがって、不純物領域（図示せず）とシリコン基板１
とにより形成されるｐ−ｎ接合部近傍にこの欠陥等が分
布するために生じる接合耐圧の低下も生じない。
【００８０】この第２のシリコン酸化膜１１１はＣＶＤ
法により形成されるため、略均一な膜厚で形成される。
このため、図１１に示すように開口１０９のコーナ部
（領域Ｃ1 ）において第２のシリコン酸化膜１１１の膜
厚が小さくなることはない。よって、従来例の如く開口
１０９のコーナ部において、図１３に示すように第１の
シリコン酸化膜１１１の膜厚ＴO5と側壁窒化膜１１３の
高さＴN5との比（ＴO5／ＴN5）が小さくなることはな
い。よって、コーナ部付近において欠陥が多数生じるこ
とは防止される。
法により形成されるため、略均一な膜厚で形成される。
このため、図１１に示すように開口１０９のコーナ部
（領域Ｃ1 ）において第２のシリコン酸化膜１１１の膜
厚が小さくなることはない。よって、従来例の如く開口
１０９のコーナ部において、図１３に示すように第１の
シリコン酸化膜１１１の膜厚ＴO5と側壁窒化膜１１３の
高さＴN5との比（ＴO5／ＴN5）が小さくなることはな
い。よって、コーナ部付近において欠陥が多数生じるこ
とは防止される。
【００８１】また、図１３を参照して、側壁窒化膜１１
３を設けたため、第１の実施例と同様、開口１０９の底
部において露出する第２のシリコン酸化膜１１１の表面
の寸法を写真製版技術による最小加工寸法Ｌ5 （＝０．
３μｍ）より小さくすることができる。このため、図１
５に示すようにこの開口１０９の底部に形成される素子
分離酸化膜１１５の長さＷ5 は最小加工寸法Ｌ5 より小
さくすることも可能である。
３を設けたため、第１の実施例と同様、開口１０９の底
部において露出する第２のシリコン酸化膜１１１の表面
の寸法を写真製版技術による最小加工寸法Ｌ5 （＝０．
３μｍ）より小さくすることができる。このため、図１
５に示すようにこの開口１０９の底部に形成される素子
分離酸化膜１１５の長さＷ5 は最小加工寸法Ｌ5 より小
さくすることも可能である。
【００８２】さらに、本発明の第２の実施例における半
導体装置の製造方法においては、図１０に示す工程でシ
リコン基板１０１に第２の開口１０９ｂが形成され、こ
の後図１４に示す工程でこの開口１０９の底部に素子分
離酸化膜１１５が形成される。このため、本発明の第２
の実施例における製造方法によって形成される素子分離
酸化膜１１５は、図７に示す第１の実施例により形成さ
れる素子分離酸化膜１５に比較して、シリコン基板１０
１の上部表面から下側領域（深さ方向）に埋め込まれた
状態となる。このため、素子分離酸化膜１１５とシリコ
ン基板１０１とにより構成される段差は図７に示す素子
分離酸化膜１５に比較して小さくなり、平坦性もより一
層良好となる。よって、素子分離酸化膜１１５の上層に
形成されるゲート電極およびアルミニウム配線層のパタ
ーニングもより一層容易となる。
導体装置の製造方法においては、図１０に示す工程でシ
リコン基板１０１に第２の開口１０９ｂが形成され、こ
の後図１４に示す工程でこの開口１０９の底部に素子分
離酸化膜１１５が形成される。このため、本発明の第２
の実施例における製造方法によって形成される素子分離
酸化膜１１５は、図７に示す第１の実施例により形成さ
れる素子分離酸化膜１５に比較して、シリコン基板１０
１の上部表面から下側領域（深さ方向）に埋め込まれた
状態となる。このため、素子分離酸化膜１１５とシリコ
ン基板１０１とにより構成される段差は図７に示す素子
分離酸化膜１５に比較して小さくなり、平坦性もより一
層良好となる。よって、素子分離酸化膜１１５の上層に
形成されるゲート電極およびアルミニウム配線層のパタ
ーニングもより一層容易となる。
【００８３】また図１５に示す素子分離酸化膜１１５は
シリコン基板１０１の上部表面から下側領域（深さ方
向）に埋め込まれた状態となるため、素子分離酸化膜１
１５を挟んで両端に形成される不純物領域などの間にお
いて電気的分離の効果をより一層高めることが可能とな
る。
シリコン基板１０１の上部表面から下側領域（深さ方
向）に埋め込まれた状態となるため、素子分離酸化膜１
１５を挟んで両端に形成される不純物領域などの間にお
いて電気的分離の効果をより一層高めることが可能とな
る。
【００８４】なお、第２の実施例においては、図１３に
示すようにシリコン基板１０１および第１のシリコン窒
化膜１０７上に第２のシリコン酸化膜１１１が形成され
た状態で素子分離酸化膜１１５形成のための熱酸化処理
が施される。しかしながら、この第２のシリコン酸化膜
１１１は、図１６に示すように側壁窒化膜１１３が形成
された後に側壁窒化膜１１３をマスクとしてエッチング
されてもよい。すなわち、シリコン基板１０１および第
１のシリコン窒化膜１０７上の第１のシリコン酸化膜１
１１が除去された状態で素子分離酸化膜形成のための熱
酸化処理が施されてもよい。
示すようにシリコン基板１０１および第１のシリコン窒
化膜１０７上に第２のシリコン酸化膜１１１が形成され
た状態で素子分離酸化膜１１５形成のための熱酸化処理
が施される。しかしながら、この第２のシリコン酸化膜
１１１は、図１６に示すように側壁窒化膜１１３が形成
された後に側壁窒化膜１１３をマスクとしてエッチング
されてもよい。すなわち、シリコン基板１０１および第
１のシリコン窒化膜１０７上の第１のシリコン酸化膜１
１１が除去された状態で素子分離酸化膜形成のための熱
酸化処理が施されてもよい。
【００８５】なお、第１および第２の実施例において
は、第１のシリコン酸化膜３、１０３と第１のシリコン
窒化膜７、１０７との間に多結晶シリコン膜５、１０５
が各々設けられている。この多結晶シリコン膜５、１０
５の酸化速度はシリコン窒化膜などに比較して早い。こ
のため、縦方向（膜厚方向）の酸化が支配的となり、横
方向の酸化が抑制され、これによってバーズビークの発
生が抑制される。このように多結晶シリコン膜５、１０
５はバーズビークの発生を抑制する効果を有している。
しかし、以下の第３および第４の実施例の如く、多結晶
シリコン膜を、第１のシリコン酸化膜３と第１のシリコ
ン窒化膜との間に介在させなくとも十分な効果を得るこ
とができる。
は、第１のシリコン酸化膜３、１０３と第１のシリコン
窒化膜７、１０７との間に多結晶シリコン膜５、１０５
が各々設けられている。この多結晶シリコン膜５、１０
５の酸化速度はシリコン窒化膜などに比較して早い。こ
のため、縦方向（膜厚方向）の酸化が支配的となり、横
方向の酸化が抑制され、これによってバーズビークの発
生が抑制される。このように多結晶シリコン膜５、１０
５はバーズビークの発生を抑制する効果を有している。
しかし、以下の第３および第４の実施例の如く、多結晶
シリコン膜を、第１のシリコン酸化膜３と第１のシリコ
ン窒化膜との間に介在させなくとも十分な効果を得るこ
とができる。
【００８６】実施例３ 以下、本発明の第３の実施例における半導体装置の製造
方法について説明する。
方法について説明する。
【００８７】図１８〜図２３は、本発明の第３の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１８を参照して、シリコン基板２０１
を酸化することにより、３００Å程度の膜厚で第１のシ
リコン酸化膜２０３がシリコン基板２０１の表面全面に
形成される。この第１のシリコン酸化膜２０３の表面全
面に、ＣＶＤ法などにより第１のシリコン窒化膜２０７
が５００Å程度の膜厚で形成される。
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１８を参照して、シリコン基板２０１
を酸化することにより、３００Å程度の膜厚で第１のシ
リコン酸化膜２０３がシリコン基板２０１の表面全面に
形成される。この第１のシリコン酸化膜２０３の表面全
面に、ＣＶＤ法などにより第１のシリコン窒化膜２０７
が５００Å程度の膜厚で形成される。
【００８８】図１９を参照して、第１のシリコン窒化膜
２０７に、写真製版技術およびエッチング技術を用いて
開口２０９が形成される。この開口２０９は、写真製版
技術の最小加工寸法である０．３μｍの開口径を有して
いる。
２０７に、写真製版技術およびエッチング技術を用いて
開口２０９が形成される。この開口２０９は、写真製版
技術の最小加工寸法である０．３μｍの開口径を有して
いる。
【００８９】図２０を参照して、開口２０９の内壁を被
覆するように第１のシリコン酸化膜２０３および第１の
シリコン窒化膜２０７の表面上に第２のシリコン酸化膜
２１１がＣＶＤ法により３００Å程度の膜厚で形成され
る。この第２のシリコン酸化膜２１１の表面全面に第２
のシリコン窒化膜２１３ａが５００Å程度の膜厚で形成
される。この第２のシリコン窒化膜２１３ａの全面に異
方性エッチングが施される。この異方性エッチングは、
第２のシリコン窒化膜２１３ａの膜厚の２０〜３０％の
オーバーエッチングを施すことにより行なわれる。この
エッチングの際、第２のシリコン酸化膜２１１はエッチ
ングストッパの役割をなす。すなわち、この第２のシリ
コン酸化膜２１１があるため、第２のシリコン窒化膜２
１３ａに異方性エッチングを施した場合でも第１のシリ
コン窒化膜２０７の膜厚が薄くなることはない。
覆するように第１のシリコン酸化膜２０３および第１の
シリコン窒化膜２０７の表面上に第２のシリコン酸化膜
２１１がＣＶＤ法により３００Å程度の膜厚で形成され
る。この第２のシリコン酸化膜２１１の表面全面に第２
のシリコン窒化膜２１３ａが５００Å程度の膜厚で形成
される。この第２のシリコン窒化膜２１３ａの全面に異
方性エッチングが施される。この異方性エッチングは、
第２のシリコン窒化膜２１３ａの膜厚の２０〜３０％の
オーバーエッチングを施すことにより行なわれる。この
エッチングの際、第２のシリコン酸化膜２１１はエッチ
ングストッパの役割をなす。すなわち、この第２のシリ
コン酸化膜２１１があるため、第２のシリコン窒化膜２
１３ａに異方性エッチングを施した場合でも第１のシリ
コン窒化膜２０７の膜厚が薄くなることはない。
【００９０】図２１を参照して、上記のエッチングによ
り、開口２０９の側壁を被覆するように第２のシリコン
酸化膜２１１の表面上には側壁窒化膜２１３が形成され
る。
り、開口２０９の側壁を被覆するように第２のシリコン
酸化膜２１１の表面上には側壁窒化膜２１３が形成され
る。
【００９１】この後、側壁窒化膜２１３などをマスクと
して９５０〜１１００℃程度の温度で熱酸化処理が施さ
れる。この熱酸化処理時の処理時間は、たとえば９５０
℃で処理した場合は２〜３ｈｒ．であり、１１００℃で
処理した場合は、３０ｍｉｎ．である。
して９５０〜１１００℃程度の温度で熱酸化処理が施さ
れる。この熱酸化処理時の処理時間は、たとえば９５０
℃で処理した場合は２〜３ｈｒ．であり、１１００℃で
処理した場合は、３０ｍｉｎ．である。
【００９２】図２２を参照して、この熱酸化処理によっ
て、開口２０９の底部に５０００Å程度の厚みとなるよ
うに素子分離酸化膜２１５が形成される。この後、側壁
窒化膜２１３、第２のシリコン酸化膜２１１、第１のシ
リコン窒化膜２０７および第１のシリコン酸化膜２０３
が順次エッチング除去され、図２３に示す状態となる。
て、開口２０９の底部に５０００Å程度の厚みとなるよ
うに素子分離酸化膜２１５が形成される。この後、側壁
窒化膜２１３、第２のシリコン酸化膜２１１、第１のシ
リコン窒化膜２０７および第１のシリコン酸化膜２０３
が順次エッチング除去され、図２３に示す状態となる。
【００９３】本発明の第３の実施例における半導体装置
の製造方法では、図２０に示す工程で第１のシリコン窒
化膜２０７の表面上にＣＶＤ法により第２のシリコン酸
化膜２１１が形成される。このため、第１の実施例と同
様、側壁窒化膜２１３の形成時におけるエッチングにお
いて、第１のシリコン窒化膜２０７がエッチングされて
その膜厚が薄くなることはない。よって、素子分離酸化
膜２１５の形成時においてバーズビークなどの発生を抑
制できるため、微細な素子分離酸化膜２１５を形成する
ことができる。
の製造方法では、図２０に示す工程で第１のシリコン窒
化膜２０７の表面上にＣＶＤ法により第２のシリコン酸
化膜２１１が形成される。このため、第１の実施例と同
様、側壁窒化膜２１３の形成時におけるエッチングにお
いて、第１のシリコン窒化膜２０７がエッチングされて
その膜厚が薄くなることはない。よって、素子分離酸化
膜２１５の形成時においてバーズビークなどの発生を抑
制できるため、微細な素子分離酸化膜２１５を形成する
ことができる。
【００９４】また図２０に示す工程で開口２０９の底部
において第１のシリコン酸化膜２０３の表面上に第２の
シリコン酸化膜２１１がＣＶＤ法により形成される。こ
れにより、シリコン基板２０１上のシリコン酸化膜の厚
みを、第１および第２のシリコン酸化膜２０３、２１１
の厚みの和により確保することができる。よって、素子
分離酸化膜２１５の形成における熱酸化処理時にシリコ
ン基板２０１に導入される欠陥の発生が抑制され得る。
したがって、不純物領域（図示せず）とシリコン基板２
０１とにより形成されるｐ−ｎ接合部近傍に欠陥が分布
することによって生じる接合耐圧の低下も抑制される。
において第１のシリコン酸化膜２０３の表面上に第２の
シリコン酸化膜２１１がＣＶＤ法により形成される。こ
れにより、シリコン基板２０１上のシリコン酸化膜の厚
みを、第１および第２のシリコン酸化膜２０３、２１１
の厚みの和により確保することができる。よって、素子
分離酸化膜２１５の形成における熱酸化処理時にシリコ
ン基板２０１に導入される欠陥の発生が抑制され得る。
したがって、不純物領域（図示せず）とシリコン基板２
０１とにより形成されるｐ−ｎ接合部近傍に欠陥が分布
することによって生じる接合耐圧の低下も抑制される。
【００９５】また、図２１に示すように素子分離酸化膜
２１５形成のための熱酸化処理工程の前に側壁窒化膜２
１３が形成される。このため、第１の実施例と同様、微
細な素子分離酸化膜を形成することもできる。
２１５形成のための熱酸化処理工程の前に側壁窒化膜２
１３が形成される。このため、第１の実施例と同様、微
細な素子分離酸化膜を形成することもできる。
【００９６】実施例４ 次に、本発明の第４の実施例における半導体装置の製造
方法について説明する。
方法について説明する。
【００９７】図２４〜図２９は、本発明の第４の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図２４を参照して、シリコン基板２５１
の表面を酸化することにより、第１のシリコン酸化膜２
５３が３００Å程度の厚みで形成される。この第１のシ
リコン酸化膜２５３の表面上に、ＣＶＤ法により第１の
シリコン窒化膜２５７が５００Å程度の膜厚で形成され
る。
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図２４を参照して、シリコン基板２５１
の表面を酸化することにより、第１のシリコン酸化膜２
５３が３００Å程度の厚みで形成される。この第１のシ
リコン酸化膜２５３の表面上に、ＣＶＤ法により第１の
シリコン窒化膜２５７が５００Å程度の膜厚で形成され
る。
【００９８】図２５を参照して、第１のシリコン窒化膜
２５７と第１のシリコン酸化膜２５３とに、写真製版技
術およびエッチング技術などによりシリコン基板２５１
を露出させる開口２５９ａが形成される。この開口２５
９ａを通じてシリコン基板２５１をエッチングすること
により、開口２５９ａに連通する溝２５９ｂが形成され
る。この２５９ｂの深さは、約１０００Å程度である。
開口２５９ａと溝２５９ｂとにより開口２５９が構成さ
れる。
２５７と第１のシリコン酸化膜２５３とに、写真製版技
術およびエッチング技術などによりシリコン基板２５１
を露出させる開口２５９ａが形成される。この開口２５
９ａを通じてシリコン基板２５１をエッチングすること
により、開口２５９ａに連通する溝２５９ｂが形成され
る。この２５９ｂの深さは、約１０００Å程度である。
開口２５９ａと溝２５９ｂとにより開口２５９が構成さ
れる。
【００９９】図２６を参照して、開口２５９の内壁を被
覆するようにシリコン基板２５１の表面および第１のシ
リコン窒化膜２５７の表面上に第２のシリコン酸化膜２
６１がＣＶＤ法により３００Å程度の厚みで形成され
る。この第２のシリコン酸化膜２６１の表面全面に第２
のシリコン窒化膜２６３ａがＣＶＤ法により５００Å程
度の厚みで形成される。この第２のシリコン窒化膜２６
３ａの全面に異方性エッチングが施される。この異方性
エッチングは、シリコン窒化膜２６３ａの膜厚の２０〜
３０％のオーバーエッチングを施すことにより行なわれ
る。このエッチングに際して、第２のシリコン酸化膜２
６１はエッチングストッパの役割をなす。これにより、
第２のシリコン窒化膜２６３ａのエッチング時において
第１のシリコン窒化膜２５７の膜厚が薄くなることはな
い。
覆するようにシリコン基板２５１の表面および第１のシ
リコン窒化膜２５７の表面上に第２のシリコン酸化膜２
６１がＣＶＤ法により３００Å程度の厚みで形成され
る。この第２のシリコン酸化膜２６１の表面全面に第２
のシリコン窒化膜２６３ａがＣＶＤ法により５００Å程
度の厚みで形成される。この第２のシリコン窒化膜２６
３ａの全面に異方性エッチングが施される。この異方性
エッチングは、シリコン窒化膜２６３ａの膜厚の２０〜
３０％のオーバーエッチングを施すことにより行なわれ
る。このエッチングに際して、第２のシリコン酸化膜２
６１はエッチングストッパの役割をなす。これにより、
第２のシリコン窒化膜２６３ａのエッチング時において
第１のシリコン窒化膜２５７の膜厚が薄くなることはな
い。
【０１００】図２７を参照して、上記のエッチングによ
り、開口２５９の側壁を被覆するように第２のシリコン
酸化膜２６１の表面上には側壁窒化膜２６３が形成され
る。この側壁窒化膜２６３などをマスクとしてシリコン
基板２５１に９５０〜１１００℃の温度で熱酸化処理が
施される。この熱酸化処理の処理時間は、たとえば９５
０℃の場合には２〜３ｈｒ．であり、１１００℃の場合
には３０ｍｉｎ．程度である。
り、開口２５９の側壁を被覆するように第２のシリコン
酸化膜２６１の表面上には側壁窒化膜２６３が形成され
る。この側壁窒化膜２６３などをマスクとしてシリコン
基板２５１に９５０〜１１００℃の温度で熱酸化処理が
施される。この熱酸化処理の処理時間は、たとえば９５
０℃の場合には２〜３ｈｒ．であり、１１００℃の場合
には３０ｍｉｎ．程度である。
【０１０１】図２８を参照して、この熱酸化処理によ
り、開口２５９の底部に５０００Å程度の厚みとなるよ
うに素子分離酸化膜２６５が形成される。この後、側壁
窒化膜２６３、第２のシリコン酸化膜２６１、第１のシ
リコン窒化膜２５７および第１のシリコン酸化膜２５３
がエッチング除去されて、図２９に示す状態となる。
り、開口２５９の底部に５０００Å程度の厚みとなるよ
うに素子分離酸化膜２６５が形成される。この後、側壁
窒化膜２６３、第２のシリコン酸化膜２６１、第１のシ
リコン窒化膜２５７および第１のシリコン酸化膜２５３
がエッチング除去されて、図２９に示す状態となる。
【０１０２】本発明の第４の実施例における半導体装置
の製造方法では、図２６に示す工程で第１のシリコン窒
化膜２５７の表面上にＣＶＤ法により第２のシリコン酸
化膜２６１が形成される。このため、第１および第２の
実施例と同様、側壁窒化膜２６３形成時におけるエッチ
ングにおいて第１のシリコン窒化膜２５７がエッチング
されることはない。よって、素子分離酸化膜２６０の形
成時の熱酸化処理によってバーズビークおよびバーズヘ
ッドの発生を抑制することができる。したがって、微細
な素子分離酸化膜２６５を形成することができる。
の製造方法では、図２６に示す工程で第１のシリコン窒
化膜２５７の表面上にＣＶＤ法により第２のシリコン酸
化膜２６１が形成される。このため、第１および第２の
実施例と同様、側壁窒化膜２６３形成時におけるエッチ
ングにおいて第１のシリコン窒化膜２５７がエッチング
されることはない。よって、素子分離酸化膜２６０の形
成時の熱酸化処理によってバーズビークおよびバーズヘ
ッドの発生を抑制することができる。したがって、微細
な素子分離酸化膜２６５を形成することができる。
【０１０３】また図２６に示す工程で開口２５９の底壁
におけるシリコン基板２５１の表面上に第２のシリコン
酸化膜２６１がＣＶＤ法により形成される。このため、
第２の実施例と同様、素子分離酸化膜２６５形成のため
の熱酸化処理時においてシリコン基板２５１に欠陥など
が発生し難くなる。したがって、不純物領域（図示せ
ず）とシリコン基板２５１とにより形成されるｐ−ｎ接
合部近傍にこの欠陥などが分布するために生じる接合耐
圧の低下も生じない。
におけるシリコン基板２５１の表面上に第２のシリコン
酸化膜２６１がＣＶＤ法により形成される。このため、
第２の実施例と同様、素子分離酸化膜２６５形成のため
の熱酸化処理時においてシリコン基板２５１に欠陥など
が発生し難くなる。したがって、不純物領域（図示せ
ず）とシリコン基板２５１とにより形成されるｐ−ｎ接
合部近傍にこの欠陥などが分布するために生じる接合耐
圧の低下も生じない。
【０１０４】さらに、開口２５９の内壁を被覆する第２
のシリコン酸化膜２６１はＣＶＤ法により形成される。
このＣＶＤ法によれば、シリコン酸化膜２６１は略均一
な膜厚で形成することができる。このため、開口２５９
のコーナ部（領域Ｃ4 ）において、第２のシリコン酸化
膜２６１の膜厚が小さくなることはない。このため、第
２のシリコン酸化膜２６１の膜厚ＴO7と側壁窒化膜１１
３の高さＴN7との比（ＴO7／ＴN7）を大きく確保するこ
とが可能である。よって、素子分離酸化膜２６５形成時
の熱酸化処理時にコーナ部に多数の欠陥が導入されるこ
とも防止される。
のシリコン酸化膜２６１はＣＶＤ法により形成される。
このＣＶＤ法によれば、シリコン酸化膜２６１は略均一
な膜厚で形成することができる。このため、開口２５９
のコーナ部（領域Ｃ4 ）において、第２のシリコン酸化
膜２６１の膜厚が小さくなることはない。このため、第
２のシリコン酸化膜２６１の膜厚ＴO7と側壁窒化膜１１
３の高さＴN7との比（ＴO7／ＴN7）を大きく確保するこ
とが可能である。よって、素子分離酸化膜２６５形成時
の熱酸化処理時にコーナ部に多数の欠陥が導入されるこ
とも防止される。
【０１０５】なお、本発明の第４の実施例における半導
体装置の製造方法では、図２７に示すように、第２のシ
リコン酸化膜２６１がシリコン基板２５１および第１の
シリコン窒化膜２５７上に形成されている。しかしなが
ら、この第２のシリコン酸化膜２６１は、図３０に示す
ように側壁窒化膜２１３が形成された後にシリコン基板
２０１および第１のシリコン窒化膜２０７上の第１のシ
リコン酸化膜は除去されてもよい。
体装置の製造方法では、図２７に示すように、第２のシ
リコン酸化膜２６１がシリコン基板２５１および第１の
シリコン窒化膜２５７上に形成されている。しかしなが
ら、この第２のシリコン酸化膜２６１は、図３０に示す
ように側壁窒化膜２１３が形成された後にシリコン基板
２０１および第１のシリコン窒化膜２０７上の第１のシ
リコン酸化膜は除去されてもよい。
【０１０６】なお、第１、第２、第３および第４の実施
例における製造方法では、素子分離酸化膜１５、１１
５、２１５、２６５の形成方法について説明したが、こ
の素子分離酸化膜１５、１１５、２１５、２６５の下側
領域にチャネルカット領域を設けてもよい。この場合、
まず図５、図１３、図２１および図２７に示す工程にお
いて側壁窒化膜１３、１１３、２１３、２６３などをマ
スクとしてシリコン基板１、１０１、２０１、２５１に
不純物が注入される。この後、素子分離酸化膜１５、１
１５、２１５、２６５を形成するための熱酸化処理によ
りこの不純物が拡散および活性化されてチャネルカット
領域が形成される。
例における製造方法では、素子分離酸化膜１５、１１
５、２１５、２６５の形成方法について説明したが、こ
の素子分離酸化膜１５、１１５、２１５、２６５の下側
領域にチャネルカット領域を設けてもよい。この場合、
まず図５、図１３、図２１および図２７に示す工程にお
いて側壁窒化膜１３、１１３、２１３、２６３などをマ
スクとしてシリコン基板１、１０１、２０１、２５１に
不純物が注入される。この後、素子分離酸化膜１５、１
１５、２１５、２６５を形成するための熱酸化処理によ
りこの不純物が拡散および活性化されてチャネルカット
領域が形成される。
【０１０７】上記のようにしてチャネルカット領域が形
成された状態を図１７に示す。なお、この図１７は、第
１の製造方法に対応した図である。この図を参照して、
チャネルカット領域２３は、素子分離酸化膜１５の下側
領域であってシリコン基板１に形成されている。また素
子分離酸化膜１５の両端には、不純物領域１９が形成さ
れている。この不純物領域１９は、たとえばＭＯＳトラ
ンジスタのソース／ドレイン領域であってもよい。
成された状態を図１７に示す。なお、この図１７は、第
１の製造方法に対応した図である。この図を参照して、
チャネルカット領域２３は、素子分離酸化膜１５の下側
領域であってシリコン基板１に形成されている。また素
子分離酸化膜１５の両端には、不純物領域１９が形成さ
れている。この不純物領域１９は、たとえばＭＯＳトラ
ンジスタのソース／ドレイン領域であってもよい。
【０１０８】なお、本発明の第１、第２、第３および第
４の実施例においては、第１のシリコン窒化膜７、１０
７、２０７、２５７の膜厚は、バーズビーク長を短くす
ることを考慮すれば、厚ければ厚いほど好ましい。
４の実施例においては、第１のシリコン窒化膜７、１０
７、２０７、２５７の膜厚は、バーズビーク長を短くす
ることを考慮すれば、厚ければ厚いほど好ましい。
【０１０９】また、本発明の第１、第２、第３および第
４の実施例においては、側壁窒化膜の高さＴN と第１
（および第２）のシリコン酸化膜の膜厚ＴO の比率（Ｔ
N ／Ｔ O ）の範囲が２．５以下であれば、素子分離酸化
膜形成時の熱処理工程によって転移ループなどの欠陥が
発生することはない。また、微小欠陥などの発生を考慮
すれば、この比率（ＴN ／ＴO ）の範囲は２以下である
ことが好ましい。
４の実施例においては、側壁窒化膜の高さＴN と第１
（および第２）のシリコン酸化膜の膜厚ＴO の比率（Ｔ
N ／Ｔ O ）の範囲が２．５以下であれば、素子分離酸化
膜形成時の熱処理工程によって転移ループなどの欠陥が
発生することはない。また、微小欠陥などの発生を考慮
すれば、この比率（ＴN ／ＴO ）の範囲は２以下である
ことが好ましい。
【０１１０】また、本発明の第１、第２、第３および第
４の製造方法においては、図３および図１１に示す工程
で第２のシリコン酸化膜１１、１１１、２１１、２６１
はＣＶＤ法により形成される。しかしながら、本発明の
製造方法における第２のシリコン酸化膜１１、１１１、
２１１、２６１の製造方法は、これに限られるものでは
なく、開口９、１０９、２０９、２５９の内壁上を覆う
ように第１のシリコン窒化膜７、１０７、２０７、２５
７の表面上および第１のシリコン酸化膜３もしくはシリ
コン基板１０１の表面上に形成できる方法であればよ
い。
４の製造方法においては、図３および図１１に示す工程
で第２のシリコン酸化膜１１、１１１、２１１、２６１
はＣＶＤ法により形成される。しかしながら、本発明の
製造方法における第２のシリコン酸化膜１１、１１１、
２１１、２６１の製造方法は、これに限られるものでは
なく、開口９、１０９、２０９、２５９の内壁上を覆う
ように第１のシリコン窒化膜７、１０７、２０７、２５
７の表面上および第１のシリコン酸化膜３もしくはシリ
コン基板１０１の表面上に形成できる方法であればよ
い。
【０１１１】
【発明の効果】請求項１に記載の半導体装置の製造方法
では、第１のシリコン窒化膜と第２のシリコン窒化膜と
の間には第２のシリコン酸化膜が介在するように形成さ
れる。この第２のシリコン酸化膜は、第２のシリコン窒
化膜のエッチング時にエッチングストッパの役割をな
す。このため、第２のシリコン窒化膜のエッチング時に
第１のシリコン窒化膜はエッチングされず、第１のシリ
コン窒化膜の膜厚が薄くなることはない。したがって、
多結晶シリコン膜およびシリコン基板が酸化されて生ず
るバーズヘッドおよびバーズビークを抑制することが可
能となる。したがって、素子分離酸化膜の長さを小さく
でき、微細化に対応することが可能となる。
では、第１のシリコン窒化膜と第２のシリコン窒化膜と
の間には第２のシリコン酸化膜が介在するように形成さ
れる。この第２のシリコン酸化膜は、第２のシリコン窒
化膜のエッチング時にエッチングストッパの役割をな
す。このため、第２のシリコン窒化膜のエッチング時に
第１のシリコン窒化膜はエッチングされず、第１のシリ
コン窒化膜の膜厚が薄くなることはない。したがって、
多結晶シリコン膜およびシリコン基板が酸化されて生ず
るバーズヘッドおよびバーズビークを抑制することが可
能となる。したがって、素子分離酸化膜の長さを小さく
でき、微細化に対応することが可能となる。
【０１１２】また、シリコン基板と側壁窒化膜との間に
は第１および第２のシリコン酸化膜が介在するように形
成される。このように、第１および第２のシリコン酸化
膜の２層でシリコン基板と側壁窒化膜の間でシリコン酸
化膜の膜厚を確保することができる。また、第２のシリ
コン酸化膜の膜厚は厚く制御することが可能である。し
たがって、側壁窒化膜とシリコン基板との熱膨張係数の
差に起因して生ずる応力などを第１および第２のシリコ
ン酸化膜により緩和することができる。よって、シリコ
ン基板の表面付近に欠陥などが導入されず、接合耐圧の
低下も生じない。
は第１および第２のシリコン酸化膜が介在するように形
成される。このように、第１および第２のシリコン酸化
膜の２層でシリコン基板と側壁窒化膜の間でシリコン酸
化膜の膜厚を確保することができる。また、第２のシリ
コン酸化膜の膜厚は厚く制御することが可能である。し
たがって、側壁窒化膜とシリコン基板との熱膨張係数の
差に起因して生ずる応力などを第１および第２のシリコ
ン酸化膜により緩和することができる。よって、シリコ
ン基板の表面付近に欠陥などが導入されず、接合耐圧の
低下も生じない。
【０１１３】請求項２に記載の半導体装置の製造方法で
は、第１のシリコン窒化膜と第２のシリコン窒化膜との
間に第２のシリコン酸化膜が形成される。この第２のシ
リコン酸化膜は、第２のシリコン窒化膜のエッチング時
にエッチングストッパの役割をなす。このため、第２の
シリコン窒化膜のエッチング時に第１のシリコン窒化膜
はエッチングされず、第１のシリコン窒化膜の膜厚が薄
くなることはない。このため、多結晶シリコン膜および
シリコン基板が酸化されて生ずるバーズヘッドおよびバ
ーズビークを抑制することが可能となる。したがって、
微細な素子分離酸化膜を形成することができ、微細化に
対応することが可能となる。
は、第１のシリコン窒化膜と第２のシリコン窒化膜との
間に第２のシリコン酸化膜が形成される。この第２のシ
リコン酸化膜は、第２のシリコン窒化膜のエッチング時
にエッチングストッパの役割をなす。このため、第２の
シリコン窒化膜のエッチング時に第１のシリコン窒化膜
はエッチングされず、第１のシリコン窒化膜の膜厚が薄
くなることはない。このため、多結晶シリコン膜および
シリコン基板が酸化されて生ずるバーズヘッドおよびバ
ーズビークを抑制することが可能となる。したがって、
微細な素子分離酸化膜を形成することができ、微細化に
対応することが可能となる。
【０１１４】また、シリコン基板と側壁窒化膜との間に
第２のシリコン酸化膜が介在するように形成される。こ
の第２のシリコン酸化膜の膜厚は、厚く制御することが
可能である。このため、側壁窒化膜とシリコン基板との
熱膨張係数の差に起因して生ずる応力などを第２のシリ
コン酸化膜により緩和することができる。よって、シリ
コン基板の表面付近に欠陥などが導入されることはな
く、接合耐圧の低下も生じない。
第２のシリコン酸化膜が介在するように形成される。こ
の第２のシリコン酸化膜の膜厚は、厚く制御することが
可能である。このため、側壁窒化膜とシリコン基板との
熱膨張係数の差に起因して生ずる応力などを第２のシリ
コン酸化膜により緩和することができる。よって、シリ
コン基板の表面付近に欠陥などが導入されることはな
く、接合耐圧の低下も生じない。
【図１】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
造方法の第３工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。
造方法の第４工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。
造方法の第５工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。
造方法の第６工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第７工程を示す概略断面図である。
造方法の第７工程を示す概略断面図である。
【図８】本発明の第２の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図９】本発明の第２の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図１０】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図１１】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図１２】本発明の第２の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図１３】本発明の第２の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図１４】本発明の第２の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図１５】本発明の第２の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
製造方法の第８工程を示す概略断面図である。
【図１６】本発明の第２の実施例において第２のシリコ
ン酸化膜が除去された様子を示す概略断面図である。
ン酸化膜が除去された様子を示す概略断面図である。
【図１７】本発明の第１の実施例における半導体装置の
製造方法により形成された素子分離酸化膜およびチャネ
ルカット領域の構成を示す概略断面図である。
製造方法により形成された素子分離酸化膜およびチャネ
ルカット領域の構成を示す概略断面図である。
【図１８】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図１９】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図２０】本発明の第３の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図２１】本発明の第３の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図２２】本発明の第３の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図２３】本発明の第３の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図２４】本発明の第４の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図２５】本発明の第４の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図２６】本発明の第４の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図２７】本発明の第４の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図２８】本発明の第４の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図２９】本発明の第４の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図３０】本発明の第４の実施例において第２のシリコ
ン酸化膜が除去された様子を示す概略断面図である。
ン酸化膜が除去された様子を示す概略断面図である。
【図３１】従来の第１の半導体装置の製造方法の第１工
程を示す概略断面図である。
程を示す概略断面図である。
【図３２】従来の第１の半導体装置の製造方法の第２工
程を示す概略断面図である。
程を示す概略断面図である。
【図３３】従来の第１の半導体装置の製造方法の第３工
程を示す概略断面図である。
程を示す概略断面図である。
【図３４】従来の第１の半導体装置の製造方法の第４工
程を示す概略断面図である。
程を示す概略断面図である。
【図３５】従来の第１の半導体装置の製造方法の第５工
程を示す概略断面図である。
程を示す概略断面図である。
【図３６】従来の第１の半導体装置の製造方法の第６工
程を示す概略断面図である。
程を示す概略断面図である。
【図３７】従来の第２の半導体装置の製造方法の第１工
程を示す概略断面図である。
程を示す概略断面図である。
【図３８】従来の第２の半導体装置の製造方法の第２工
程を示す概略断面図である。
程を示す概略断面図である。
【図３９】従来の第２の半導体装置の製造方法の第３工
程を示す概略断面図である。
程を示す概略断面図である。
【図４０】従来の第２の半導体装置の製造方法の第４工
程を示す概略断面図である。
程を示す概略断面図である。
【図４１】従来の第２の半導体装置の製造方法の第５工
程を示す概略断面図である。
程を示す概略断面図である。
【図４２】従来の第２の半導体装置の製造方法の第６工
程を示す概略断面図である。
程を示す概略断面図である。
【図４３】従来の第２の半導体装置の製造方法の第７工
程を示す概略断面図である。
程を示す概略断面図である。
【図４４】従来の第２の半導体装置の製造方法の第８工
程を示す概略断面図である。
程を示す概略断面図である。
【図４５】従来の第１の半導体装置の製造方法において
弊害が生じた場合の第１工程を示す概略断面図である。
弊害が生じた場合の第１工程を示す概略断面図である。
【図４６】従来の第１の半導体装置の製造方法において
弊害が生じた場合の第２工程を示す概略断面図である。
弊害が生じた場合の第２工程を示す概略断面図である。
【図４７】従来の第１の半導体装置の製造方法において
弊害が生じた場合の第３工程を示す概略断面図である。
弊害が生じた場合の第３工程を示す概略断面図である。
【図４８】従来の第２の半導体装置の製造方法において
弊害が生じた場合の第１工程を示す概略断面図である。
弊害が生じた場合の第１工程を示す概略断面図である。
【図４９】従来の第２の半導体装置の製造方法において
弊害が生じた場合の第２工程を示す概略断面図である。
弊害が生じた場合の第２工程を示す概略断面図である。
【図５０】従来の第２の半導体装置の製造方法において
弊害が生じた場合の第３工程を示す概略断面図である。
弊害が生じた場合の第３工程を示す概略断面図である。
【図５１】熱酸化処理では開口のコーナ部に酸化膜が形
成され難いことを説明するための概略断面図である。
成され難いことを説明するための概略断面図である。
１、１０１ シリコン基板 ３、１０３ 第１のシリコン酸化膜 ５、１０５ 多結晶シリコン膜 ７、１０７ 第１のシリコン窒化膜 ９、１０９ 開口 １０９ａ 第１の開口 １０９ｂ 第２の開口 １１、１１１ 第２のシリコン酸化膜 １３ａ、１１３ａ 第２のシリコン窒化膜 １３、１１３ 側壁窒化膜 １５、１１５ 素子分離酸化膜
Claims (4)
- 【請求項１】 素子分離構造を有する半導体装置の製造
方法であって、 シリコン基板の主表面上に形成された第１のシリコン酸
化膜の一部表面を露出させる開口を有するように多結晶
シリコン膜および第１のシリコン窒化膜を順に積層して
形成する工程と、 前記開口の内壁を覆うように前記第１のシリコン酸化膜
および前記第１のシリコン窒化膜の表面上に第２のシリ
コン酸化膜を形成する工程と、 前記第２のシリコン酸化膜上に第２のシリコン窒化膜を
形成する工程と、 前記第２のシリコン窒化膜を前記第２のシリコン酸化膜
上で前記側壁に残存させることにより側壁窒化膜を形成
する工程と、 前記側壁窒化膜をマスクとして熱酸化処理を行なうこと
によって前記開口の底部に素子分離酸化膜を形成する工
程とを備えた、半導体装置の製造方法。 - 【請求項２】 素子分離構造を有する半導体装置の製造
方法であって、 シリコン基板の主表面上に形成された孔に通じる開口を
有するように、第１のシリコン酸化膜、多結晶シリコン
膜および第１のシリコン窒化膜を順に積層して形成する
工程と、 前記孔および前記開口の内壁を覆うように前記シリコン
基板および前記第１のシリコン窒化膜の表面上に第２の
シリコン酸化膜を形成する工程と、 前記第２のシリコン酸化膜上に第２のシリコン窒化膜を
形成する工程と、 前記第２のシリコン窒化膜を前記第２のシリコン酸化膜
上で前記側壁に残存させることにより側壁窒化膜を形成
する工程と、 前記側壁窒化膜をマスクとして熱酸化処理を行なうこと
によって前記開口の底部に素子分離酸化膜を形成する工
程とを備えた、半導体装置の製造方法。 - 【請求項３】 素子分離構造を有する半導体装置の製造
方法であって、 シリコン基板の主表面上に形成された第１のシリコン酸
化膜の一部表面を露出させる開口を有するように第１の
シリコン窒化膜を形成する工程と、 前記開口の内壁を覆うように前記第１のシリコン窒化膜
の表面上に第２のシリコン酸化膜を形成する工程と、 前記第２のシリコン酸化膜上に第２のシリコン窒化膜を
形成する工程と、 前記第２のシリコン窒化膜を前記第２のシリコン酸化膜
上で前記側壁に残存させることにより側壁窒化膜を形成
する工程と、 前記側壁窒化膜をマスクとして熱酸化処理を行なうこと
によって前記開口の底部に素子分離酸化膜を形成する工
程とを備えた、半導体装置の製造方法。 - 【請求項４】 素子分離構造を有する半導体装置の製造
方法であって、 シリコン基板の主表面に形成された孔に通じる開口を有
するように、第１のシリコン酸化膜および第１のシリコ
ン窒化膜を順に積層して形成する工程と、 前記孔および前記開口の内壁を覆うように前記シリコン
基板および前記第１のシリコン窒化膜の表面上に第２の
シリコン酸化膜を形成する工程と、 前記第２のシリコン酸化膜上に第２のシリコン窒化膜を
形成する工程と、 前記第２のシリコン窒化膜を前記第２のシリコン酸化膜
上で前記側壁に残存させることにより側壁窒化膜を形成
する工程と、 前記側壁窒化膜をマスクとして熱酸化処理を行なうこと
によって前記開口の底部に素子分離酸化膜を形成する工
程とを備えた、半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330395A JPH0799189A (ja) | 1993-04-28 | 1993-12-27 | 半導体装置の製造方法 |
| US08/230,567 US5538916A (en) | 1993-04-28 | 1994-04-20 | Method of manufacturing semiconductor device isolation region |
| DE4413815A DE4413815A1 (de) | 1993-04-28 | 1994-04-20 | Herstellungsverfahren für eine Halbleitervorrichtung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10274593 | 1993-04-28 | ||
| JP5-102745 | 1993-04-28 | ||
| JP5330395A JPH0799189A (ja) | 1993-04-28 | 1993-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799189A true JPH0799189A (ja) | 1995-04-11 |
Family
ID=26443423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330395A Withdrawn JPH0799189A (ja) | 1993-04-28 | 1993-12-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5538916A (ja) |
| JP (1) | JPH0799189A (ja) |
| DE (1) | DE4413815A1 (ja) |
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1994
- 1994-04-20 DE DE4413815A patent/DE4413815A1/de not_active Withdrawn
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Also Published As
| Publication number | Publication date |
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| US5538916A (en) | 1996-07-23 |
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Legal Events
| Date | Code | Title | Description |
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