JP6905391B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
図1を参照して、本実施の形態に係る半導体装置の製造方法および半導体装置について説明する。本実施の形態に係る半導体装置の製造方法は、STI部によりHV−CMOS素子領域とLV−CMOS素子領域とを分離する構成を備えたHV/LV−CMOS混載素子の製造方法である。本実施の形態に係る製造方法では、STI部の形成前にHV−CMOS素子のゲート酸化膜を形成する。また、HV−CMOS素子のゲート酸化膜の膜厚は、LV−CMOS素子のゲート酸化膜の膜厚より厚く形成される。
図2を参照して、本実施の形態に係る半導体装置の製造方法および半導体装置について説明する。本実施の形態では、STI部の形成前に、HV−CMOS素子領域のアクティブ領域端部の酸化膜を形成する。
12 HVゲート酸化膜
14 酸化膜
16、18 SiN膜
20、22 トレンチ部
24、26 NSG部
28 LVゲート酸化膜
30 HVゲート電極
32 LVゲート電極
34 酸化膜
36 HVゲート酸化膜
38 LVゲート酸化膜
40 HVゲート電極
42 LVゲート電極
44、46 STI部
50 基板
54 酸化膜
56 SiN膜
60、62 トレンチ部
64、66 NSG部
70 SiN膜
72、74 ゲート酸化膜
76、78 ゲート電極
80、82 バーズビーク
90、92 STI部
HV HV−CMOS素子領域
LV LV−CMOS素子領域
Claims (5)
- 第1の厚さの第1のゲート酸化膜を有する第1のCMOSトランジスタと、前記第1の厚さより薄い第2の厚さの第2のゲート酸化膜を有する第2のCMOSトランジスタとを1つの半導体基板に形成する半導体装置の製造方法であって、
前記半導体基板上に第1の窒化膜を形成する工程と、
前記第1の窒化膜をマスクとして前記半導体基板の予め定められた領域に酸化膜を形成する工程と、
前記第1の窒化膜を除去する工程と、
前記半導体基板上に第2の窒化膜を形成する工程と、
前記第2の窒化膜をマスクとして内部が絶縁膜で充填された開口部を有する素子分離部を形成する工程であって、前記酸化膜を分断する位置に第1の素子分離部を形成し前記第1の素子分離部の近傍に第2の素子分離部を形成する工程と、
前記第1の素子分離部の前記絶縁膜の高さが前記酸化膜の高さより高くなるようにエッチングするエッチング工程と、
前記第2の素子分離部に隣接させて前記第2のゲート酸化膜を形成する工程と、
を含む半導体装置の製造方法。 - 前記酸化膜を形成する工程が前記第1のゲート酸化膜を形成する工程である
請求項1に記載の半導体装置の製造方法。 - 前記エッチング工程の後に、
前記第1のゲート酸化膜を形成する工程と、
前記第2の素子分離部に隣接する前記第1のゲート酸化膜を除去する工程と、をさらに含む
請求項1に記載の半導体装置の製造方法。 - 前記第1の素子分離部および前記第2の素子分離部がSTI法によって形成される
請求項1から請求項3のいずれか1項に記載の半導体装置の製造方法。 - 第1の厚さの第1のゲート酸化膜を有する第1のCMOSトランジスタと、前記第1の厚さより薄い第2の厚さの第2のゲート酸化膜を有する第2のCMOSトランジスタとが1つの半導体基板に形成された半導体装置であって、
前記半導体基板上の予め定められた領域に形成された酸化膜と、
前記酸化膜を分断する位置に配置されかつ内部が絶縁膜で充填された開口部を有する第1の素子分離部と、
前記酸化膜の一部である第1のゲート酸化膜、または前記酸化膜に隣接する第1のゲート酸化膜と、
前記第1の素子分離部の近傍であって前記第2のゲート酸化膜を分断する位置に配置されるとともに内部が絶縁膜で充填された開口部を有する第2の素子分離部と、を含み、
前記第1の素子分離部と前記第2の素子分離部との間で、前記第1のゲート酸化膜と前記第2のゲート酸化膜とが連続している
半導体装置。
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