JP2006049828A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 製造工程が簡易で、隣接素子間容量の低減及び応力緩和された溝型素子分離領域を備えた半導体装置を提供する。
【解決手段】 半導体基板１上に埋め込み絶縁層２及び半導体層３が形成され、半導体層３上に開口部を有するフィールド絶縁膜６が形成されている。そして、分離溝４がフィールド絶縁膜６の開口部の内側に位置する半導体層３を貫通し、埋め込み絶縁層２まで到達するように形成されている。そして、絶縁膜７がフィールド絶縁膜６上を覆いかつ分離溝４の上方を周辺から内側に向かって庇形状で覆うように形成されている。そして、側壁絶縁膜５が絶縁膜７の開口部を塞ぎ、かつ分離溝４内に空洞８を内包するように形成されている。
【選択図】 図１

Description

本発明は、溝型素子分離領域を有する半導体装置及びその製造方法に関する。

近年、半導体装置は高集積化・高速化の更なる進展とともに、高耐圧化も求められるようになってきており、素子分離領域の縮小化・低容量化・高耐圧化のために素子分離に溝（以下、「分離溝」と称す）を設ける技術が提案されている。

しかしながら、例えばＣＶＤ法で形成した酸化膜（以下、「ＣＶＤ酸化膜」と称す）で分離溝を充填した場合、その誘電率が比較的高いため、隣接素子間容量が大きくなり、それと同時に分離溝形成時の応力により結晶欠陥が発生するという短所を有している。

そこで、分離溝中に空洞を設けることにより隣接素子間容量を低減化し、応力を緩和する技術が提案されている。
以下、図７，図８を参照しながら、従来の分離溝内に空洞が設けられた溝型素子分離領域を有する半導体装置及びその製造方法について説明する。

図７は従来の溝型素子分離領域を有する半導体装置を示す断面図、図８は従来の半導体装置の製造工程を示す工程断面図である。
まず、図８（ａ）において、半導体基板１０１上にＣＶＤ酸化膜１０２を形成し、フォトリソグラィを用いてレジストパターン（図示せず）を形成し、レジストパターンをマスクとしてＣＶＤ酸化膜１０２をエッチングし、ＣＶＤ酸化膜１０２をマスクとして半導体基板１０１を異方性エッチングし、分離溝１０３を形成する。

次に、図８（ｂ）において、分離溝１０３を形成した後にＣＶＤ酸化膜１０２を全て除去してから、熱酸化により酸化膜１０４を形成し、熱酸化膜１０４上にＣＶＤ法で形成した窒化膜（以下、「ＣＶＤ窒化膜」と称す）１０５を全面に堆積し、ＣＶＤ窒化膜１０５上に多結晶シリコン膜１０６を形成してから、多結晶シリコン膜１０６をエッチバックすることにより分離溝１０３の側壁面にのみ多結晶シリコン膜１０６を残存させる。

次に、図８（ｃ）において、さらに全面にＣＶＤ窒化膜１０７を堆積した後、ＣＶＤ窒化膜１０７をエッチバックすることにより分離溝１０３内の側壁面にのみＣＶＤ窒化膜１０７を残存させる。それと同時に、分離溝１０３内の側壁面に形成されている多結晶シリコン膜１０６のうち、分離溝１０３の上部に位置する多結晶シリコン膜１０６を露出させる。

次に、図８（ｄ）において、多結晶シリコン膜１０６のうち、分離溝１０３内に表面が露出している領域を熱酸化することにより酸化膜１０８を形成する。このとき、酸化膜１０８は元の多結晶シリコン膜１０６の約２倍の膜厚に膨張するため、分離溝１０３上部の開口幅は狭められる。

然る後、図７のように、ＣＶＤ酸化膜１０９を堆積することにより分離溝１０３の開口は完全に塞がれ、分離溝１０３内には空洞１１０が形成される（例えば、特許文献１参照）。
特許第３１０４７９１号公報

しかしながら、上記のような従来の技術によると、分離溝内の側壁面に形成された多結晶シリコン膜の一部のみを熱酸化によって膨張させるため、分離溝の側壁面上にシリコン酸化膜を形成する他に、シリコン酸化膜上に多結晶シリコン膜、シリコン窒化膜を順次堆積する必要がある。さらに、シリコン窒化膜をエッチバックし、このとき露出した多結晶シリコン膜を膨張させるため熱酸化を行い、その後ＣＶＤ酸化膜により多結晶シリコンの酸化膨張した部分の間隙を埋めている。

以上のように、従来の製造方法では、分離溝の側壁面上にシリコン酸化膜を形成する他に、複数回の膜成長、エッチバック、酸化、再び膜成長といった複数の工程が必要となる。

また、従来技術では、熱酸化によって多結晶シリコン膜を酸化して膨張させる必要がある。このため、従来の素子分離形成工程を素子形成後の配線工程直前に設けた場合、熱酸化時の熱処理により素子の不純物拡散層の不純物分布が拡がるため、微細構造を持つ素子が形成できなくなるといった大きな問題がある。

さらに、素子形成工程途中に従来の素子分離形成工程を実施した場合、分離溝内の上部に位置する多結晶シリコン膜を酸化して膨張させた酸化膜および酸化膜間の隙間を塞ぐためのＣＶＤ酸化膜が形成されているため、例えばゲート酸化膜形成前の注入保護酸化膜を除去する際に、分離溝の上部形成されていた酸化膜及びＣＶＤ酸化膜が同時にエッチングされ、素子分離領域周辺の半導体層の上面よりも陥没してしまうといった問題も発生する。

本発明の目的は、製造工程が簡易で、隣接素子間容量の低減及び応力緩和された溝型素子分離領域を備えた半導体装置を提供することにある。

本発明の半導体装置は、半導体層に形成された分離溝と、分離溝の上方に開口部を有し、分離溝の上方を周辺から内側に向かって庇形状で覆うように半導体層上に形成された第１の絶縁膜と、分離溝内に空洞を内包し、かつ第１の絶縁膜及び分離溝の内壁面を覆うように形成された第２の絶縁膜とを備え、第１の絶縁膜の開口部は、第２の絶縁膜によって塞がれていることを特徴とする。

上記半導体装置において、第２の絶縁膜は、ＴＥＯＳ膜であることを特徴とする。
上記半導体装置において、半導体層と第１の絶縁膜との間に設けられ、分離溝から離間している第３の絶縁膜をさらに備えていることを特徴とする。

上記半導体装置において、半導体層と第１の絶縁膜との間に設けられ、第１の絶縁膜と同一の開口部を有する第３の絶縁膜をさらに備えていることを特徴とする。
本発明の半導体装置の製造方法は、半導体層上に、第１の開口部を有する第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜をマスクとして異方性エッチングにより半導体層に分離溝を形成する工程（ｂ）と、分離溝内に露出する半導体層を等方性エッチングして、第１の絶縁膜の端部から分離溝の側壁となる半導体層の端部を後退させる工程（ｃ）と、工程（ｃ）の後に、第１の絶縁膜上及び分離溝の内壁面に第２の絶縁膜を形成する工程（ｄ）とを備え、工程（ｄ）では、第１の絶縁膜の第１の開口部が第２の絶縁膜で塞がれ、分離溝内に第２の絶縁膜で内包された空洞が形成されることを特徴とする。

上記半導体装置の製造方法において、工程（ａ）は、半導体層上に第２の開口部を有する第３の絶縁膜を形成する工程と、第３の絶縁膜が形成された半導体層上に第１の絶縁膜を形成する工程と、第１の絶縁膜をエッチングして、第２の開口部内の半導体層上に第１の開口部を形成する工程とを有することを特徴とする。

上記半導体装置の製造方法において、工程（ａ）は、半導体層上に第３の絶縁膜を形成する工程と、第３の絶縁膜上に第１の絶縁膜を形成する工程と、第１の絶縁膜及び第３の絶縁膜をエッチングして第１の開口部を形成する工程とを有することを特徴とする。

上記半導体装置の製造方法において、第２の絶縁膜は、ＴＥＯＳ膜であることを特徴とする。

本発明に係る半導体装置及びその製造方法によれば、第１の絶縁膜の開口部の幅が分離溝の幅よりも狭くなっており、分離溝の上方に第１の絶縁膜が庇形状に形成された構成となる。これにより、第２の絶縁膜によって、分離溝の上方に形成されている第１の絶縁膜の開口部を塞ぎ、且つ、分離溝内に第２の絶縁膜で内包された空洞を容易に形成することができる。さらに、熱酸化といった高温の熱処理を必要としないため、素子における不純物拡散層の不純物分布の拡がりを生じさせることなく素子形成後に溝型素子分離領域を形成することができる。さらに、分離溝内に空洞を有するため、素子形成時に応力の影響を受けることなく容易な方法で半導体装置を製造することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１，図２を参照しながら説明する。

図１は、本発明の第１の実施形態に係る溝型素子分離領域を有する半導体装置を示す断面図、図２は本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。

図１において、１は半導体基板、２は埋め込み絶縁層、３はシリコンからなる半導体層、４は分離溝、５は側壁絶縁膜、６は酸化膜からなるフィールド絶縁膜、７はＣＶＤ酸化膜からなる絶縁膜、８は空洞、９は表面保護膜である。

図１に示す半導体装置は、半導体基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３と、半導体層３上に形成された開口部を有するフィールド絶縁膜６と、フィールド絶縁膜６の開口部の内側に位置する半導体層３を貫通し、埋め込み絶縁層２まで到達するように形成された分離溝４と、フィールド絶縁膜６上を覆いかつ分離溝４の上方を周辺から内側に向かって庇形状で覆うように、分離溝４上に開口部が形成された絶縁膜７と、分離溝４内に空洞８を内包し、かつ絶縁膜７および分離溝４を覆うように形成された側壁絶縁膜５と、側壁絶縁膜５上面に形成された表面保護膜９とを有している。そして、絶縁膜７の開口部は、側壁絶縁膜５によって塞がれている。ここで、半導体基板１上に形成された埋め込み絶縁層２と半導体層３とによって、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を構成している。

以下、第１の実施形態に係る半導体装置の製造方法について図２（ａ）〜図２（ｄ）を用いて説明する。
まず、図２（ａ）に示すように、ＳＯＩ基板の半導体層３上に、素子分離形成領域を含む領域上に開口部を有するフィールド絶縁膜６を形成する。このフィールド絶縁膜６は、例えば、熱酸化法を用いて選択的に形成する、いわゆるＬＯＣＯＳ酸化膜等によって形成する。その後、フィールド絶縁膜６及びその開口部に露出する半導体層３上を覆うように、ＣＶＤ酸化膜からなる絶縁膜７を形成する。この絶縁膜７としては、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）などのＣＶＤ酸化膜を用いることが望ましい。

次に、図２（ｂ）に示すように、絶縁膜７上に、フォトリソグラィを用いてレジストパターン（図示せず）を形成した後、レジストパターンをエッチングマスクにして絶縁膜７を選択的にエッチングして、分離溝形成領域の内側領域に開口部を有する絶縁膜７を形成する。このとき、絶縁膜７の開口部の幅は、後工程で形成する分離溝の幅よりも狭く形成する。その後、レジストパターンを除去する。

次に、図２（ｃ）に示すように、開口部を有する絶縁膜７をエッチングマスクにして、半導体層３の異方性エッチングを行い、半導体層３に埋め込み絶縁層２に到達する分離溝４を形成する。それと同時またはその後、等方性エッチングを用いて分離溝４内に露出する半導体層３のエッチングを行って分離溝４の幅を広げる。これにより、絶縁膜７の端部から分離溝４の側壁となる半導体層３の端部が後退するため、分離溝４の上方周辺に絶縁膜７の庇が形成される。ここで、分離溝４の幅は、絶縁膜７の開口幅よりも広く、フィールド絶縁膜６の開口部の幅よりも狭く形成する。

次に、図２（ｄ）に示すように、庇形状を持つ絶縁膜７上および分離溝４の内壁面に側壁絶縁膜５を堆積する。このとき、側壁絶縁膜５の膜厚は、絶縁膜７における開口部が側壁絶縁膜５によって塞がれるように、絶縁膜７の開口幅Ａの１／２以上にする。また、絶縁膜７の開口幅Ａ及び分離溝４の幅Ｂは、側壁絶縁膜５により絶縁膜７の開口部が塞がれたとき、分離溝４の側壁上に形成される側壁絶縁膜５の膜厚が素子分離領域として所望の絶縁耐圧が得られる以上の厚さとなり、かつ分離溝４内に側壁絶縁膜５によって内包された空洞８が形成されるように設定する。また、側壁絶縁膜５は、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、絶縁膜７と同様に、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）などのＣＶＤ酸化膜を用いることが望ましい。

その後、図１に示すように、側壁絶縁膜５上にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜のような熱流動性の高い材料を用いた表面保護膜９を形成する。

以上のように、本実施形態によれば、絶縁膜７の端部に対して分離溝４の側壁となる半導体層３の端部を後退させて、分離溝４の上方周辺に絶縁膜７の庇を形成する。その後、絶縁膜７上および分離溝４内部に熱流動性の少ない側壁絶縁膜５を形成することにより、分離溝４上に位置する絶縁膜７の開口部を塞ぎ、分離溝４内に側壁絶縁膜５で内包された空洞８を容易に形成することができる。

従って、本発明の溝型素子分離領域は、熱酸化といった高温の熱処理を必要としないため、素子形成後に形成することが可能である。しかも、素子における不純物拡散層の不純物分布の拡がりを生じさせることなく形成することができる。さらに、本発明の溝型素子分離領域は、分離溝内に空洞を有するため、素子形成時に応力の影響を受けることなく容易な方法で半導体装置を製造することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図３，図４を参照しながら説明する。

図３は、本発明の第２の実施形態に係る溝型素子分離領域を有する半導体装置を示す断面図、図４は本発明の第２の実施形態に係る半導体装置の製造工程を示す工程断面図である。

図３において、２１は半導体基板、２２は埋め込み絶縁層、２３はシリコンからなる半導体層、２４は分離溝、２５は側壁絶縁膜、２６は酸化膜からなるフィールド絶縁膜、２７はＣＶＤ酸化膜からなる絶縁膜、２８は空洞、２９は表面保護膜である。

図３に示す半導体装置は、半導体基板２１上に形成された埋め込み絶縁層２２と、埋め込み絶縁層２２上に形成された半導体層２３と、半導体層２３を貫通し、埋め込み絶縁層２２まで到達するように形成された分離溝２４と、半導体層２３上に形成され、分離溝２４の上方を周辺から内側に向かって庇形状で覆うように分離溝２４上に形成された開口部を有するフィールド絶縁膜２６と、フィールド絶縁膜２６上に形成され、分離溝２４の上方を周辺から内側に向かってフィールド絶縁膜２６と一体の庇形状で覆うように形成された開口部を有する絶縁膜２７と、分離溝２４内に空洞２８を内包し、かつ絶縁膜２７および分離溝２４を覆うように形成された側壁絶縁膜２５と、側壁絶縁膜２５上面に形成された表面保護膜２９とを有している。そして、フィールド絶縁膜２６及び絶縁膜２７の開口部は、側壁絶縁膜２５によって塞がれている。ここで、半導体基板２１上に形成された埋め込み絶縁層２２と半導体層２３とによって、いわゆるＳＯＩ基板を構成している。

本実施形態によれば、フィールド酸化膜２６及び絶縁膜２７には、同一位置に同一幅の開口部が分離溝２４の幅よりも狭く形成されている。これにより、第１の実施形態において設けていたフィールド絶縁膜６の開口部と分離溝４とのマスク合わせマージンが本実施形態では削除することができる。

以下、第２の実施形態に係る半導体装置の製造方法について図４（ａ）〜図４（ｄ）を用いて説明する。
まず、図４（ａ）に示すように、ＳＯＩ基板の半導体層２３上に、熱酸化等によりフィールド絶縁膜２６を形成した後、フィールド絶縁膜２６上にＣＶＤ酸化膜からなる絶縁膜２７を形成する。この絶縁膜２７としては、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないＴＥＯＳなどのＣＶＤ酸化膜を用いることが望ましい。

次に、図４（ｂ）に示すように、絶縁膜２７上にフォトリソグラィを用いてレジストパターン（図示せず）を形成した後、レジストパターンをエッチングマスクにして絶縁膜２７及びフィールド絶縁膜２６を選択的にエッチングして、分離溝形成領域の内側領域に開口部を有するフィールド絶縁膜２６及び絶縁膜２７を形成する。このとき、フィールド絶縁膜２６及び絶縁膜２７の開口部の幅は、後工程で形成する分離溝の幅よりも狭く形成する。その後、レジストパターンを除去する。

次に、図４（ｃ）に示すように、開口部を有するフィールド絶縁膜２６及び絶縁膜２７をエッチングマスクにして、半導体層２３の異方性エッチングを行い、半導体層２３に埋め込み絶縁層２２に到達する分離溝２４を形成する。それと同時またはその後、等方性エッチングを用いて分離溝２４内に露出する半導体層２３のエッチングを行って分離溝２４の幅を広げる。これにより、フィールド絶縁膜２６及び絶縁膜２７の端部から分離溝２４の側壁となる半導体層２３の端部が後退するため、分離溝２４の上方周辺にフィールド絶縁膜２６及び絶縁膜２７からなる庇が形成される。ここで、分離溝２４の幅は、フィールド絶縁膜２６及び絶縁膜２７の開口幅よりも広く形成する。

次に、図４（ｄ）に示すように、庇形状を持つフィールド絶縁膜２６及び絶縁膜２７上、および分離溝２４の内壁面に側壁絶縁膜２５を堆積する。このとき、側壁絶縁膜２５の膜厚は、フィールド絶縁膜２６及び絶縁膜２７における開口部が側壁絶縁膜２５によって塞がれるように、フィールド絶縁膜２６及び絶縁膜２７の開口幅Ａの１／２以上にする。また、フィールド絶縁膜２６及び絶縁膜２７の開口幅Ａと分離溝２４の幅Ｂは、側壁絶縁膜２５によりフィールド絶縁膜２６及び絶縁膜２７の開口部が塞がれたとき、分離溝２４の側壁上に形成される側壁絶縁膜２５の膜厚が素子分離領域として所望の絶縁耐圧が得られる以上の厚さとなり、かつ分離溝２４内に側壁絶縁膜２５によって内包された空洞２８が形成されるように設定する。また、側壁絶縁膜２５は、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、絶縁膜２７と同様に、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）などのＣＶＤ酸化膜を用いることが望ましい。

その後、図３に示すように、側壁絶縁膜２５上にＢＰＳＧ膜のような熱流動性の高い材料を用いた表面保護膜２９を形成する。
以上のように、本実施形態によれば、フィールド絶縁膜２６及び絶縁膜２７の端部に対して分離溝２４の側壁となる半導体層２３の端部を後退させて、分離溝２４の上方周辺にフィールド絶縁膜２６及び絶縁膜２７からなる庇を形成する。その後、絶縁膜２７上および分離溝２４内部に熱流動性の少ない側壁絶縁膜２５を形成することにより、分離溝２４上に位置するフィールド絶縁膜２６及び絶縁膜２７の開口部を塞ぎ、分離溝２４内に側壁絶縁膜２５で内包された空洞２８を容易に形成することができる。

従って、本発明の溝型素子分離領域は、熱酸化といった高温の熱処理を必要としないため、素子形成後に形成することが可能である。しかも、素子における不純物拡散層の不純物分布の拡がりを生じさせることなく形成することができる。さらに、本発明の溝型素子分離領域は、分離溝内に空洞を有するため、素子形成時に応力の影響を受けることなく容易な方法で半導体装置を製造することができる。

（実施の形態３）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図５，図６を参照しながら説明する。

図５は、本発明の第３の実施形態に係る溝型素子分離領域を有する半導体装置を示す断面図、図６は本発明の第３の実施形態に係る半導体装置の製造工程を示す工程断面図である。

図５において、４１は半導体基板、４２は埋め込み絶縁層、４３はシリコンからなる半導体層、４４は分離溝、４５は側壁絶縁膜、４６は酸化膜からななるフィールド絶縁膜、４８は空洞、４９は表面保護膜である。

図５に示す半導体装置は、半導体基板４１上に形成された埋め込み絶縁層４２と、埋め込み絶縁層４２上に形成された半導体層４３と、半導体層４３を貫通し、埋め込み絶縁層４２まで到達するように形成された分離溝４４と、半導体層４３上に形成され、分離溝４４の上方を周辺から内側に向かって庇形状で覆うように分離溝４４上に形成された開口部を有するフィールド絶縁膜４６と、分離溝４４内に空洞４８を内包し、かつフィールド絶縁膜４６および分離溝４４を覆うように形成された側壁絶縁膜４５と、側壁絶縁膜４５上面に形成された表面保護膜４９とを有している。そして、フィールド絶縁膜４６の開口部は、側壁絶縁膜４５によって塞がれている。ここで、半導体基板４１上に形成された埋め込み絶縁層４２と半導体層４３とによって、いわゆるＳＯＩ基板を構成している。

以下、第３の実施形態に係る半導体装置の製造方法について図６（ａ）〜図６（ｃ）を用いて説明する。
まず、図６（ａ）に示すように、ＳＯＩ基板の半導体層４３上に、素子分離形成領域の内側に開口部を有するフィールド絶縁膜４６を形成する。このフィールド絶縁膜４６は、例えば、熱酸化法を用いて選択的に形成する、いわゆるＬＯＣＯＳ酸化膜等によって形成する。

次に、図６（ｂ）に示すように、開口部を有するフィールド絶縁膜４６をエッチングマスクにして、半導体層４３の異方性エッチングを行い、半導体層４３に埋め込み絶縁層４２に到達する分離溝４４を形成する。それと同時またはその後、等方性エッチングを用いて分離溝４４内に露出する半導体層４３のエッチングを行って分離溝４４の幅を広げる。これにより、フィールド絶縁膜４６の端部から分離溝４４の側壁となる半導体層４３の端部が後退するため、分離溝４４の上方周辺にフィールド絶縁膜４６からなる庇が形成される。ここで、分離溝４４の幅は、フィールド絶縁膜４６の開口幅よりも広く形成する。

次に、図６（ｃ）に示すように、庇形状を持つフィールド絶縁膜４６上、および分離溝４４の内壁面に側壁絶縁膜４５を堆積する。このとき、側壁絶縁膜４５の膜厚は、フィールド絶縁膜４６における開口部が側壁絶縁膜４５によって塞がれるように、フィールド絶縁膜４６の開口幅Ａの１／２以上にする。また、フィールド絶縁膜４６の開口幅Ａと分離溝４４の幅Ｂは、側壁絶縁膜４５によりフィールド絶縁膜４６の開口部が塞がれたとき、分離溝４４の側壁上に形成される側壁絶縁膜４５の膜厚が素子分離領域として所望の絶縁耐圧が得られる以上の厚さとなり、かつ分離溝４４内に側壁絶縁膜４５によって内包された空洞４８が形成されるように設定する。また、側壁絶縁膜４５は、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、第１及び第２の実施形態と同様に、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）などのＣＶＤ酸化膜を用いることが望ましい。

その後、図５に示すように、側壁絶縁膜４５上にＢＰＳＧ膜のような熱流動性の高い材料を用いた表面保護膜４９を形成する。
以上のように、本実施形態によれば、フィールド絶縁膜４６の端部に対して分離溝４４の側壁となる半導体層４３の端部を後退させて、分離溝４４の上方周辺にフィールド絶縁膜４６からなる庇を形成する。その後、フィールド絶縁膜４６上および分離溝４４内部に熱流動性の少ない側壁絶縁膜４５を形成することにより、分離溝４４上に位置するフィールド絶縁膜４６の開口部を塞ぎ、分離溝４４内に側壁絶縁膜４５で内包された空洞４８を容易に形成することができる。さらに、本実施形態では、フィールド絶縁膜４６をエッチングマスクとして分離溝４４を形成するため、第１の実施形態に対して、絶縁膜７の形成及び絶縁膜７に開口部を形成するためのフォトリソグラフィとエッチング工程を削減することができると同時に、分離溝の位置をフィールド絶縁膜によるセルフアラインにより決定できる。

従って、本発明の溝型素子分離領域は、熱酸化といった高温の熱処理を必要としないため、素子形成後に形成することが可能である。しかも、素子における不純物拡散層の不純物分布の拡がりを生じさせることなく形成することができる。さらに、本発明の溝型素子分離領域は、分離溝内に空洞を有するため、素子形成時に応力の影響を受けることなく容易な方法で半導体装置を製造することができる。

以上の説明ではＳＯＩ基板を用いたが、ＳＯＩ基板の代わりに単なる半導体基板としてよいことは言うまでもない。

本発明は、空洞を有する溝型素子分離領域を備えた半導体装置等に有用である。

本発明の第１の実施形態に係る溝型素子分離領域を有する半導体装置を示す断面図 本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図 本発明の第２の実施形態に係る溝型素子分離領域を有する半導体装置を示す断面図 本発明の第２の実施形態に係る半導体装置の製造工程を示す工程断面図 本発明の第３の実施形態に係る溝型素子分離領域を有する半導体装置を示す断面図 本発明の第３の実施形態に係る半導体装置の製造工程を示す工程断面図 従来の溝型素子分離領域を有する半導体装置を示す断面図 従来の半導体装置の製造工程を示す工程断面図

符号の説明

１ 半導体基板
２ 埋め込み絶縁層
３ 半導体層
４ 分離溝
５ 側壁絶縁膜
６ フィールド絶縁膜
７ 絶縁膜
８ 空洞
９ 表面保護膜
２１ 半導体基板
２２ 埋め込み絶縁層
２３ 半導体層
２４ 分離溝
２５ 側壁絶縁膜
２６ フィールド絶縁膜
２７ 絶縁膜
２８ 空洞
２９ 表面保護膜
４１ 半導体基板
４２ 埋め込み絶縁層
４３ 半導体層
４４ 分離溝
４５ 側壁絶縁膜
４６ フィールド絶縁膜
４８ 空洞
４９ 表面保護膜

Claims (8)

1. 半導体層に形成された分離溝と、
   前記分離溝の上方に開口部を有し、前記分離溝の上方を周辺から内側に向かって庇形状で覆うように前記半導体層上に形成された第1の絶縁膜と、
   前記分離溝内に空洞を内包し、かつ前記第1の絶縁膜及び前記分離溝の内壁面を覆うように形成された第２の絶縁膜とを備え、
   前記第1の絶縁膜の開口部は、前記第２の絶縁膜によって塞がれていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２の絶縁膜は、ＴＥＯＳ膜であることを特徴とする半導体装置。
3. 請求項１又は２記載の半導体装置において、
   前記半導体層と前記第１の絶縁膜との間に設けられ、前記分離溝から離間している第３の絶縁膜をさらに備えていることを特徴とする半導体装置。
4. 請求項１又は２記載の半導体装置において、
   前記半導体層と前記第１の絶縁膜との間に設けられ、前記第1の絶縁膜と同一の開口部を有する第３の絶縁膜をさらに備えていることを特徴とする半導体装置。
5. 半導体層上に、第１の開口部を有する第1の絶縁膜を形成する工程（ａ）と、
   前記第1の絶縁膜をマスクとして異方性エッチングにより前記半導体層に分離溝を形成する工程（ｂ）と、
   前記分離溝内に露出する前記半導体層を等方性エッチングして、前記第１の絶縁膜の端部から前記分離溝の側壁となる前記半導体層の端部を後退させる工程（ｃ）と、
   前記工程（ｃ）の後に、前記第１の絶縁膜上及び前記分離溝の内壁面に第２の絶縁膜を形成する工程（ｄ）とを備え、
   前記工程（ｄ）では、前記第１の絶縁膜の第１の開口部が前記第２の絶縁膜で塞がれ、前記分離溝内に前記第２の絶縁膜で内包された空洞が形成されることを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記工程（ａ）は、前記半導体層上に第２の開口部を有する第３の絶縁膜を形成する工程と、前記第３の絶縁膜が形成された前記半導体層上に前記第１の絶縁膜を形成する工程と、前記第１の絶縁膜をエッチングして、前記第２の開口部内の前記半導体層上に前記第１の開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。
7. 請求項５記載の半導体装置の製造方法において、
   前記工程（ａ）は、前記半導体層上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に前記第１の絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第３の絶縁膜をエッチングして前記第１の開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。
8. 請求項５〜７のうちいずれか１項に記載の半導体装置の製造方法において、
   前記第２の絶縁膜は、ＴＥＯＳ膜であることを特徴とする半導体装置の製造方法。

Images