JPH11243142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11243142A JPH11243142A JP4475198A JP4475198A JPH11243142A JP H11243142 A JPH11243142 A JP H11243142A JP 4475198 A JP4475198 A JP 4475198A JP 4475198 A JP4475198 A JP 4475198A JP H11243142 A JPH11243142 A JP H11243142A
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Abstract
(57)【要約】
【課題】 半導体素子における素子領域に結晶欠陥を引
き起こすことなく、素子および素子分離領域を小さくす
ると共に、素子間容量を低減する。 【解決手段】 半導体基板１に溝を形成した後、溝の開
口部に多結晶シリコン６を形成する。そして、多結晶シ
リコン６を熱酸化させてシリコン酸化膜８とし、膨張さ
せて開口部を狭める。この熱酸化の際、シリコン窒化膜
５が酸化防止膜として働くため半導体基板１は全く酸化
されない。また、熱酸化によりシリコン酸化膜８が開口
部を完全に塞がないようにすることにより、溝の開口部
に応力が発生しないようにしている。次に、リフロー性
が無いＣＶＤ酸化膜９を全面に形成し、溝の開口部を完
全に塞ぎ、空洞１１を形成する。
き起こすことなく、素子および素子分離領域を小さくす
ると共に、素子間容量を低減する。 【解決手段】 半導体基板１に溝を形成した後、溝の開
口部に多結晶シリコン６を形成する。そして、多結晶シ
リコン６を熱酸化させてシリコン酸化膜８とし、膨張さ
せて開口部を狭める。この熱酸化の際、シリコン窒化膜
５が酸化防止膜として働くため半導体基板１は全く酸化
されない。また、熱酸化によりシリコン酸化膜８が開口
部を完全に塞がないようにすることにより、溝の開口部
に応力が発生しないようにしている。次に、リフロー性
が無いＣＶＤ酸化膜９を全面に形成し、溝の開口部を完
全に塞ぎ、空洞１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に素子および素子分離領域を小さくすると
共に、素子間容量を低減する技術に関する。
法に関し、特に素子および素子分離領域を小さくすると
共に、素子間容量を低減する技術に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高速動作化を実
現するためには、素子領域自体を小さくし、素子と基板
との間の容量を減らすことと、素子分離領域を小さくす
ることが必要である。この問題を解決する方法として、
図３に示すような、半導体基板１に深い溝を形成し、こ
の溝内をＣＶＤ酸化膜９のような絶縁体で埋め込む構造
の素子分離方法がある。しかし、図３の構造では、素子
および素子分離領域を小さくすることが可能であるが、
隣接した素子を酸化物等を充填した溝で素子分離した場
合、酸化物が比較的高い比誘電率を有する材料であるた
め素子間容量が大きくなる。
現するためには、素子領域自体を小さくし、素子と基板
との間の容量を減らすことと、素子分離領域を小さくす
ることが必要である。この問題を解決する方法として、
図３に示すような、半導体基板１に深い溝を形成し、こ
の溝内をＣＶＤ酸化膜９のような絶縁体で埋め込む構造
の素子分離方法がある。しかし、図３の構造では、素子
および素子分離領域を小さくすることが可能であるが、
隣接した素子を酸化物等を充填した溝で素子分離した場
合、酸化物が比較的高い比誘電率を有する材料であるた
め素子間容量が大きくなる。
【０００３】この問題点を解決する方法として、特開平
２−１１９２３８号公報による溝内に空洞を有する素子
分離構造がある。特開平２−１１９２３８号公報に記載
された実施例の内、本発明に最も近い実施例について図
４を用いて説明する。
２−１１９２３８号公報による溝内に空洞を有する素子
分離構造がある。特開平２−１１９２３８号公報に記載
された実施例の内、本発明に最も近い実施例について図
４を用いて説明する。
【０００４】まず、図４（ａ）に示すように、ｐ型半導
体基板１の表面上に２００ｎｍ程度のシリコン窒化膜５
を形成した後、フォトリソグラフィにより溝形成予定領
域以外を覆うレジスト１２を形成する。
体基板１の表面上に２００ｎｍ程度のシリコン窒化膜５
を形成した後、フォトリソグラフィにより溝形成予定領
域以外を覆うレジスト１２を形成する。
【０００５】次に、図４（ｂ）に示すように、レジスト
１２をマスクとしてシリコン窒化膜５をエッチングし、
さらに半導体基板１を深さ３μｍ程度エッチングして深
い溝３を形成する。
１２をマスクとしてシリコン窒化膜５をエッチングし、
さらに半導体基板１を深さ３μｍ程度エッチングして深
い溝３を形成する。
【０００６】次に、図４（ｃ）に示すように、深い溝３
に１００ｎｍ程度の熱酸化膜（シリコン酸化膜）４を形
成し、その後レジスト１３を平坦化コートする。次に、
図４（ｄ）に示すように、レジスト１３をエッチバック
し、深い溝３の深さ方向に熱酸化膜４を２００ｎｍ程度
露出させる。
に１００ｎｍ程度の熱酸化膜（シリコン酸化膜）４を形
成し、その後レジスト１３を平坦化コートする。次に、
図４（ｄ）に示すように、レジスト１３をエッチバック
し、深い溝３の深さ方向に熱酸化膜４を２００ｎｍ程度
露出させる。
【０００７】次に、図４（ｅ）に示すように、露出した
熱酸化膜４をウェットエッチで除去し、さらにレジスト
１３を除去すると、深い溝３の上側面を除いた溝側面に
熱酸化膜４を残した形になる。
熱酸化膜４をウェットエッチで除去し、さらにレジスト
１３を除去すると、深い溝３の上側面を除いた溝側面に
熱酸化膜４を残した形になる。
【０００８】次に、図４（ｆ）に示すように、半導体基
板１が露出した箇所に選択エピタキシャル成長を用いて
深い溝３が塞がらない程度に単結晶シリコン１４を成長
させる。
板１が露出した箇所に選択エピタキシャル成長を用いて
深い溝３が塞がらない程度に単結晶シリコン１４を成長
させる。
【０００９】次に、図４（ｇ）に示すように、単結晶シ
リコン１４を熱酸化して熱酸化膜（シリコン酸化膜）８
に変え、半導体基板１の全面にＣＶＤ酸化膜９を堆積
し、９００℃で３０分の熱処理を行い、さらにレジスト
１５を平坦化コートすると、深い溝３の内部に空洞１１
が形成される。
リコン１４を熱酸化して熱酸化膜（シリコン酸化膜）８
に変え、半導体基板１の全面にＣＶＤ酸化膜９を堆積
し、９００℃で３０分の熱処理を行い、さらにレジスト
１５を平坦化コートすると、深い溝３の内部に空洞１１
が形成される。
【００１０】次に、図４（ｈ）に示すように、レジスト
１５とＣＶＤ酸化膜９をシリコン窒化膜５が露出するま
で等速でエッチバックする。次に図４（ｉ）に示すよう
に、シリコン窒化膜５を除去すると、溝内に空洞１１を
設けた素子分離構造ができる。本構造を用いることによ
り素子間容量はＣＶＤ酸化膜を充填した場合に比べ７０
％程度の低減が可能である。
１５とＣＶＤ酸化膜９をシリコン窒化膜５が露出するま
で等速でエッチバックする。次に図４（ｉ）に示すよう
に、シリコン窒化膜５を除去すると、溝内に空洞１１を
設けた素子分離構造ができる。本構造を用いることによ
り素子間容量はＣＶＤ酸化膜を充填した場合に比べ７０
％程度の低減が可能である。
【００１１】
【発明が解決しようとする課題】図３に示した従来の構
造では、素子領域と素子分離領域を小さくすることが可
能であるが、隣接する素子を分離する際、素子間容量が
大きくなる欠点がある。また、特開平２−１１９２３８
号公報に記載された素子分離領域形成方法では、単結晶
シリコン１４を熱酸化によりシリコン酸化膜８にする
際、シリコン窒化膜５の開口部からシリコン窒化膜５の
下部の半導体基板にも酸化が進んでしまうため、半導体
基板１内に応力が発生し、結晶欠陥を引き起こす欠点が
ある。さらに、素子領域が狭められるという問題も起こ
る。
造では、素子領域と素子分離領域を小さくすることが可
能であるが、隣接する素子を分離する際、素子間容量が
大きくなる欠点がある。また、特開平２−１１９２３８
号公報に記載された素子分離領域形成方法では、単結晶
シリコン１４を熱酸化によりシリコン酸化膜８にする
際、シリコン窒化膜５の開口部からシリコン窒化膜５の
下部の半導体基板にも酸化が進んでしまうため、半導体
基板１内に応力が発生し、結晶欠陥を引き起こす欠点が
ある。さらに、素子領域が狭められるという問題も起こ
る。
【００１２】したがって、本発明が解決しようとする課
題は、素子領域を狭めたり素子領域に結晶欠陥を引き起
こしたりすることなく、素子および素子分離領域を小さ
くすると共に、素子間容量を低減し、素子の高速化、高
集積化を実現することにある。
題は、素子領域を狭めたり素子領域に結晶欠陥を引き起
こしたりすることなく、素子および素子分離領域を小さ
くすると共に、素子間容量を低減し、素子の高速化、高
集積化を実現することにある。
【００１３】
【課題を解決するための手段】上述した本発明の課題
は、半導体基板に溝を形成する工程と、前記半導体基板
の全面に耐酸化性の第１絶縁膜を形成する工程と、前記
溝の開口部の前記第１絶縁膜上に熱酸化により膨張する
物質の膜を形成する工程と、前記熱酸化により膨張する
物質の膜を熱酸化し、該開口部を狭める工程と、リフロ
ー性が低い絶縁膜により前記開口部を塞ぐ工程とを具備
する半導体装置の製造方法により解決することができ
る。
は、半導体基板に溝を形成する工程と、前記半導体基板
の全面に耐酸化性の第１絶縁膜を形成する工程と、前記
溝の開口部の前記第１絶縁膜上に熱酸化により膨張する
物質の膜を形成する工程と、前記熱酸化により膨張する
物質の膜を熱酸化し、該開口部を狭める工程と、リフロ
ー性が低い絶縁膜により前記開口部を塞ぐ工程とを具備
する半導体装置の製造方法により解決することができ
る。
【００１４】［作用］熱酸化により膨張する物質を熱酸
化して溝の開口部を狭め、リフロー性が低い絶縁膜を形
成して溝の開口部を塞ぐことにより溝内に空洞を形成す
る。このため、合成の比誘電率が小さくなり、素子間容
量が減少する。
化して溝の開口部を狭め、リフロー性が低い絶縁膜を形
成して溝の開口部を塞ぐことにより溝内に空洞を形成す
る。このため、合成の比誘電率が小さくなり、素子間容
量が減少する。
【００１５】また、溝の開口部に形成した熱酸化により
膨張する物質を熱酸化する際、完全に開口部を塞がず、
開口部を狭めてからリフロー性が低い絶縁膜で開口部を
塞ぐことにより、および、この熱酸化の際に、耐酸化性
の第１絶縁膜により半導体基板の酸化を防止することに
より、半導体基板への応力の発生を防止している。さら
に、半導体基板の熱酸化によって素子領域が狭められる
ことを防止している。
膨張する物質を熱酸化する際、完全に開口部を塞がず、
開口部を狭めてからリフロー性が低い絶縁膜で開口部を
塞ぐことにより、および、この熱酸化の際に、耐酸化性
の第１絶縁膜により半導体基板の酸化を防止することに
より、半導体基板への応力の発生を防止している。さら
に、半導体基板の熱酸化によって素子領域が狭められる
ことを防止している。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１及び図２は本発
明の実施の形態を工程順に示す断面図である。これらの
図において、図４と対応する部分には図４で使用した符
号と同一の符号が付してある。
て図面を参照して詳細に説明する。図１及び図２は本発
明の実施の形態を工程順に示す断面図である。これらの
図において、図４と対応する部分には図４で使用した符
号と同一の符号が付してある。
【００１７】まず、半導体基板１上の全面にＣＶＤ酸化
膜２を形成した後、フォトリソグラフィにより、溝形成
予定領域以外を覆うレジスト１２を形成する（図１
（ａ））。
膜２を形成した後、フォトリソグラフィにより、溝形成
予定領域以外を覆うレジスト１２を形成する（図１
（ａ））。
【００１８】次に、レジスト１２をマスクとして溝形成
領域のＣＶＤ酸化膜２をエッチングし、さらにＣＶＤ酸
化膜２をマスクとして、半導体基板１を異方性エッチン
グし、溝３を形成する（図１（ｂ））。
領域のＣＶＤ酸化膜２をエッチングし、さらにＣＶＤ酸
化膜２をマスクとして、半導体基板１を異方性エッチン
グし、溝３を形成する（図１（ｂ））。
【００１９】次に、ＣＶＤ酸化膜２を全て除去した後、
熱酸化またはＨＴＯ（high temperature CVD oxide）酸
化膜成長により、シリコン酸化膜４を全面に形成する。
さらに、ＣＶＤによりシリコン窒化膜５を全面に形成
し、ＣＶＤにより多結晶シリコン６を全面に形成した
後、多結晶シリコン６をエッチバックし溝３の側面に多
結晶シリコン６を残す（図１（ｃ）。
熱酸化またはＨＴＯ（high temperature CVD oxide）酸
化膜成長により、シリコン酸化膜４を全面に形成する。
さらに、ＣＶＤによりシリコン窒化膜５を全面に形成
し、ＣＶＤにより多結晶シリコン６を全面に形成した
後、多結晶シリコン６をエッチバックし溝３の側面に多
結晶シリコン６を残す（図１（ｃ）。
【００２０】次に、ＣＶＤによりシリコン窒化膜７を全
面に形成した後、このシリコン窒化膜７をエッチバック
し、溝３の側面にシリコン窒化膜７を残す（図２
（ａ））。このとき、溝３の開口部に多結晶シリコン６
を露出させる。
面に形成した後、このシリコン窒化膜７をエッチバック
し、溝３の側面にシリコン窒化膜７を残す（図２
（ａ））。このとき、溝３の開口部に多結晶シリコン６
を露出させる。
【００２１】次に、露出している多結晶シリコン６を熱
酸化してシリコン酸化膜８を形成する。このとき、シリ
コン酸化膜８は多結晶シリコン６の膜厚の約２倍に膨張
し、溝の開口部を狭める（図２（ｂ））。この熱酸化の
際、シリコン窒化膜５が酸化防止膜として働くため、半
導体基板１は全く酸化されない。また熱酸化によりシリ
コン酸化膜８が開口部を完全に塞がないようにすること
により、溝３の開口部に応力が発生しないようにしてい
る。
酸化してシリコン酸化膜８を形成する。このとき、シリ
コン酸化膜８は多結晶シリコン６の膜厚の約２倍に膨張
し、溝の開口部を狭める（図２（ｂ））。この熱酸化の
際、シリコン窒化膜５が酸化防止膜として働くため、半
導体基板１は全く酸化されない。また熱酸化によりシリ
コン酸化膜８が開口部を完全に塞がないようにすること
により、溝３の開口部に応力が発生しないようにしてい
る。
【００２２】次に、例えばＮＳＧ（non-doped silicate
glass）のようなリフロー性が低いＣＶＤ酸化膜９を全
面に形成し、溝３の開口部を完全に塞いで空洞１１を形
成する。そして、例えばＢＰＳＧ（borophosphosilicat
e glass ）のようなリフロー性が高いＣＶＤ酸化膜１０
を形成した後、熱処理を行い溝部分の平坦化を行う（図
２（ｃ））。
glass）のようなリフロー性が低いＣＶＤ酸化膜９を全
面に形成し、溝３の開口部を完全に塞いで空洞１１を形
成する。そして、例えばＢＰＳＧ（borophosphosilicat
e glass ）のようなリフロー性が高いＣＶＤ酸化膜１０
を形成した後、熱処理を行い溝部分の平坦化を行う（図
２（ｃ））。
【００２３】次に、シリコン窒化膜５が露出するまで、
ＣＶＤ酸化膜１０およびＣＶＤ酸化膜９を等速でエッチ
バックし、露出したシリコン窒化膜５を除去する（図２
（ｄ））。
ＣＶＤ酸化膜１０およびＣＶＤ酸化膜９を等速でエッチ
バックし、露出したシリコン窒化膜５を除去する（図２
（ｄ））。
【００２４】以上により、溝内に空洞を有する素子分離
領域を形成することができる。以上の工程において、シ
リコン酸化膜４、シリコン窒化膜５、シリコン窒化膜
７、多結晶シリコン６の膜厚は、多結晶シリコン６の酸
化時に溝の開口部が塞がらないような値に設定する。
領域を形成することができる。以上の工程において、シ
リコン酸化膜４、シリコン窒化膜５、シリコン窒化膜
７、多結晶シリコン６の膜厚は、多結晶シリコン６の酸
化時に溝の開口部が塞がらないような値に設定する。
【００２５】
【実施例】本発明の実施例について図面を参照して詳細
に説明する。まず、半導体基板１上の全面に膜厚２００
ｎｍのＣＶＤ酸化膜２を形成した後、フォトリソグラフ
ィにより、溝形成予定領域以外を覆うレジスト１２を形
成する（図１（ａ））。
に説明する。まず、半導体基板１上の全面に膜厚２００
ｎｍのＣＶＤ酸化膜２を形成した後、フォトリソグラフ
ィにより、溝形成予定領域以外を覆うレジスト１２を形
成する（図１（ａ））。
【００２６】次に、レジスト１２をマスクとして溝形成
領域のＣＶＤ酸化膜２をエッチングし、さらにＣＶＤ酸
化膜２をマスクとして、半導体基板１を異方性エッチン
グし、幅１μｍ、深さ５μｍの溝３を形成する（図１
（ｂ））。
領域のＣＶＤ酸化膜２をエッチングし、さらにＣＶＤ酸
化膜２をマスクとして、半導体基板１を異方性エッチン
グし、幅１μｍ、深さ５μｍの溝３を形成する（図１
（ｂ））。
【００２７】次に、ＣＶＤ酸化膜２を全て除去した後、
酸化雰囲気中で９００℃、２０分の熱酸化を行い、膜厚
５０ｎｍのシリコン酸化膜４を全面に形成する。そし
て、ＣＶＤにより膜厚５０ｎｍのシリコン窒化膜５を全
面に成長させ、ＣＶＤにより膜厚１７０ｎｍの多結晶シ
リコン６を全面に形成した後、多結晶シリコン６をエッ
チバックし溝３の側面に多結晶シリコン６を残す（図１
（ｃ））。
酸化雰囲気中で９００℃、２０分の熱酸化を行い、膜厚
５０ｎｍのシリコン酸化膜４を全面に形成する。そし
て、ＣＶＤにより膜厚５０ｎｍのシリコン窒化膜５を全
面に成長させ、ＣＶＤにより膜厚１７０ｎｍの多結晶シ
リコン６を全面に形成した後、多結晶シリコン６をエッ
チバックし溝３の側面に多結晶シリコン６を残す（図１
（ｃ））。
【００２８】そして、ＣＶＤにより膜厚５０ｎｍのシリ
コン窒化膜７を全面に形成した後、シリコン窒化膜７を
エッチバックし、溝３の側面にシリコン窒化膜７を残す
（図２（ａ））。このとき、溝３の開口部に多結晶シリ
コン６を露出させる。
コン窒化膜７を全面に形成した後、シリコン窒化膜７を
エッチバックし、溝３の側面にシリコン窒化膜７を残す
（図２（ａ））。このとき、溝３の開口部に多結晶シリ
コン６を露出させる。
【００２９】次に、酸化雰囲気中で９５０℃、３０分の
熱酸化を行い、露出している多結晶シリコン６を酸化
し、シリコン酸化膜８を形成する。このとき、シリコン
酸化膜８は多結晶シリコン６の膜厚の約２倍に膨張して
溝３の開口部を狭め、開口部の幅は１００ｎｍになる
（図２（ｂ））。この熱酸化の際、シリコン窒化膜５が
酸化防止膜として働くため半導体基板１は、全く酸化さ
れない。また、熱酸化によりシリコン酸化膜８が開口部
を完全に塞がないようにすることにより、溝３の開口部
に応力が発生しないようにしている。
熱酸化を行い、露出している多結晶シリコン６を酸化
し、シリコン酸化膜８を形成する。このとき、シリコン
酸化膜８は多結晶シリコン６の膜厚の約２倍に膨張して
溝３の開口部を狭め、開口部の幅は１００ｎｍになる
（図２（ｂ））。この熱酸化の際、シリコン窒化膜５が
酸化防止膜として働くため半導体基板１は、全く酸化さ
れない。また、熱酸化によりシリコン酸化膜８が開口部
を完全に塞がないようにすることにより、溝３の開口部
に応力が発生しないようにしている。
【００３０】次に、ＮＳＧからなる膜厚２００ｎｍのリ
フロー性が低いＣＶＤ酸化膜９を全面に形成し、溝３の
開口部を完全に塞ぎ、空洞１１を形成する。そして、Ｂ
ＰＳＧからなる膜厚８００ｎｍのリフロー性が高いＣＶ
Ｄ酸化膜１０を形成した後、窒素雰囲気中で９００℃、
６０分の熱処理を行い溝部分の平坦化を行う（図２
（ｃ））。最後に、シリコン窒化膜５が露出するまで、
ＣＶＤ酸化膜１０及びＣＶＤ酸化膜９を等速でエッチバ
ックし、露出したシリコン窒化膜５を除去する（図２
（ｄ））。
フロー性が低いＣＶＤ酸化膜９を全面に形成し、溝３の
開口部を完全に塞ぎ、空洞１１を形成する。そして、Ｂ
ＰＳＧからなる膜厚８００ｎｍのリフロー性が高いＣＶ
Ｄ酸化膜１０を形成した後、窒素雰囲気中で９００℃、
６０分の熱処理を行い溝部分の平坦化を行う（図２
（ｃ））。最後に、シリコン窒化膜５が露出するまで、
ＣＶＤ酸化膜１０及びＣＶＤ酸化膜９を等速でエッチバ
ックし、露出したシリコン窒化膜５を除去する（図２
（ｄ））。
【００３１】以上により、溝内に空洞を有する素子分離
領域を形成することができる。ここで、溝の幅を１μ
ｍ、シリコン酸化膜４とシリコン窒化膜５とシリコン窒
化膜７の膜厚を各々５０ｎｍ、多結晶シリコン６の膜厚
を１７０ｎｍとし、シリコン酸化膜４の比誘電率を４、
シリコン窒化膜５とシリコン窒化膜７の比誘電率を７、
多結晶シリコン６の比誘電率を１１とすると、合成の比
誘電率は２．０８となり、ＣＶＤ酸化膜で充填した従来
例の場合に比較して素子間容量を半分に低減することが
できる。
領域を形成することができる。ここで、溝の幅を１μ
ｍ、シリコン酸化膜４とシリコン窒化膜５とシリコン窒
化膜７の膜厚を各々５０ｎｍ、多結晶シリコン６の膜厚
を１７０ｎｍとし、シリコン酸化膜４の比誘電率を４、
シリコン窒化膜５とシリコン窒化膜７の比誘電率を７、
多結晶シリコン６の比誘電率を１１とすると、合成の比
誘電率は２．０８となり、ＣＶＤ酸化膜で充填した従来
例の場合に比較して素子間容量を半分に低減することが
できる。
【００３２】以上好ましい実施例について説明したが、
本発明はこの実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。例えば、実施例では、多結晶シリコン６
とシリコン窒化膜７とを別々にエッチバックしていた
が、多結晶シリコン６とシリコン窒化膜７とを続けて成
膜し、両膜を１回のエッチング工程においてエッチバッ
クするようにしてもよい。また、リフロー性の低い絶縁
膜としては、ＮＳＧに代え、ノンドープ多結晶シリコン
や窒化膜等を用いることができ、またリフロー性の高い
絶縁膜としては、ＢＰＳＧに代え、ＰＳＧやＢＳＧ等を
用いることができる。
本発明はこの実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。例えば、実施例では、多結晶シリコン６
とシリコン窒化膜７とを別々にエッチバックしていた
が、多結晶シリコン６とシリコン窒化膜７とを続けて成
膜し、両膜を１回のエッチング工程においてエッチバッ
クするようにしてもよい。また、リフロー性の低い絶縁
膜としては、ＮＳＧに代え、ノンドープ多結晶シリコン
や窒化膜等を用いることができ、またリフロー性の高い
絶縁膜としては、ＢＰＳＧに代え、ＰＳＧやＢＳＧ等を
用いることができる。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、溝内に空洞を有する素子分離領域を形成してい
るので、素子及び素子分離領域を小さくすることがで
き、かつ素子間容量を減少させることができる。このた
め、素子の高集積化及び高速化が実現できる。
よれば、溝内に空洞を有する素子分離領域を形成してい
るので、素子及び素子分離領域を小さくすることがで
き、かつ素子間容量を減少させることができる。このた
め、素子の高集積化及び高速化が実現できる。
【００３４】また、溝の開口部を狭める際に、熱酸化後
の膜が溝の開口部を完全に塞がないように空洞の幅と熱
酸化前の膜厚を選択することにより、および、全面を耐
酸化性の第１絶縁膜にて被覆して熱酸化時の半導体基板
の酸化を防止することにより、素子領域への応力の発生
を防止することができ、応力が原因となる半導体基板へ
の結晶欠陥の導入を防止することができる。また、基板
の熱酸化が防止されることにより、素子領域が熱酸化膜
により狭められることを防止することができる。
の膜が溝の開口部を完全に塞がないように空洞の幅と熱
酸化前の膜厚を選択することにより、および、全面を耐
酸化性の第１絶縁膜にて被覆して熱酸化時の半導体基板
の酸化を防止することにより、素子領域への応力の発生
を防止することができ、応力が原因となる半導体基板へ
の結晶欠陥の導入を防止することができる。また、基板
の熱酸化が防止されることにより、素子領域が熱酸化膜
により狭められることを防止することができる。
【図１】本発明による半導体装置の製造方法の工程断面
図の一部である。
図の一部である。
【図２】本発明による半導体装置の製造方法の工程断面
図の残りの一部である。
図の残りの一部である。
【図３】従来の半導体装置の断面図である。
【図４】特開平２−１１９２３８号公報に記載の半導体
装置の製造方法の工程断面図である。
装置の製造方法の工程断面図である。
１ 半導体基板 ２、９、１０ ＣＶＤ酸化膜 ３ 溝 ４、８ シリコン酸化膜 ５、７ シリコン窒化膜 ６ 多結晶シリコン １１ 空洞 １２、１３、１５ レジスト １４ 単結晶シリコン
Claims (8)
- 【請求項１】 （１）半導体基板に溝を形成する工程
と、 （２）前記半導体基板の全面に耐酸化性の第１絶縁膜を
形成する工程と、 （３）前記溝の開口部の前記第１絶縁膜上に、熱酸化に
より膨張する物質の膜を形成する工程と、 （４）前記熱酸化により膨張する物質の膜を熱酸化し、
該開口部を狭める工程と、 （５）リフロー性が低い絶縁膜により前記開口部を塞ぐ
工程と、を具備することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記（３）の工程は、前記溝の側面の前
記第１絶縁膜上に熱酸化により膨張する物質の膜を形成
する工程と、前記溝の側面の開口部以外の部分に耐酸化
性の第２絶縁膜を形成する工程とを含むことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記溝の側面の前記第１絶縁膜上に熱酸
化により膨張する物質の膜を形成する工程は、該膜を前
記半導体基板の全面に形成する工程と、該膜をエッチバ
ックする工程とを含むことを特徴とする請求項２記載の
半導体装置の製造方法。 - 【請求項４】 前記溝の側面の前記開口部以外の部分に
耐酸化性の第２絶縁膜を形成する工程は、該第２絶縁膜
を前記半導体基板の全面に形成する工程と、該膜をエッ
チバックする工程とを含むことを特徴とする請求項２記
載の半導体装置の製造方法。 - 【請求項５】 前記（３）の工程は、熱酸化により膨張
する物質の膜を前記半導体基板の全面に形成する工程
と、その上全面に耐酸化性の第２絶縁膜を形成する工程
と、エッチバックを行って前記溝の側面に、前記熱酸化
により膨張する物質の膜と前記第２絶縁膜とを残す工程
とを含むことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項６】 前記第１絶縁膜はシリコン窒化膜である
を含むことを特徴とする請求項１〜５のいずれか１項に
記載の半導体装置の製造方法。 - 【請求項７】 前記熱酸化により膨張する物質は多結晶
シリコンであることを特徴とする請求項１〜６のいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項８】 前記リフロー性が低い絶縁膜はＣＶＤ酸
化膜であることを特徴とする請求項１〜７のいずれか１
項に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP10044751A JP3104791B2 (ja) | 1998-02-26 | 1998-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP10044751A JP3104791B2 (ja) | 1998-02-26 | 1998-02-26 | 半導体装置の製造方法 |
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|---|---|
| JPH11243142A true JPH11243142A (ja) | 1999-09-07 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN108565261A (zh) * | 2013-03-29 | 2018-09-21 | 美格纳半导体有限公司 | 半导体器件及其制造方法 |
-
1998
- 1998-02-26 JP JP10044751A patent/JP3104791B2/ja not_active Expired - Fee Related
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| EP1672687A1 (en) * | 2004-12-17 | 2006-06-21 | Interuniversitair Microelektronica Centrum ( Imec) | Formation of deep airgap trenches and related applications |
| US7396732B2 (en) | 2004-12-17 | 2008-07-08 | Interuniversitair Microelektronica Centrum Vzw (Imec) | Formation of deep trench airgaps and related applications |
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