JPH09205137A - 素子分離領域形成法 - Google Patents
素子分離領域形成法Info
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- JPH09205137A JPH09205137A JP1127196A JP1127196A JPH09205137A JP H09205137 A JPH09205137 A JP H09205137A JP 1127196 A JP1127196 A JP 1127196A JP 1127196 A JP1127196 A JP 1127196A JP H09205137 A JPH09205137 A JP H09205137A
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Abstract
(57)【要約】
【課題】 クォータミクロン幅の素子分離領域から、よ
り幅の広い各種素子分離領域までを同時に形成し、良好
な素子分離領域を形成することが可能な素子分離領域形
成法を提供する。 【解決手段】 幅の狭い素子分離領域１に幅ＷT のトレ
ンチ２２を１個、幅の広い素子分離領域２には間隔Ｗs
（Ｗs ≒０．９１ＷT ）を置いて幅ＷT のトレンチ２２
を複数個形成し、その後酸化炉にて酸化を行い、幅の広
い素子分離領域２のトレンチ２２間の半導体基板１１ａ
が完全な酸化膜に変わるまで酸化処理をして熱酸化膜２
３を形成する。 【効果】 この素子分離領域形成法により、高集積の半
導体装置作製が可能となる。
り幅の広い各種素子分離領域までを同時に形成し、良好
な素子分離領域を形成することが可能な素子分離領域形
成法を提供する。 【解決手段】 幅の狭い素子分離領域１に幅ＷT のトレ
ンチ２２を１個、幅の広い素子分離領域２には間隔Ｗs
（Ｗs ≒０．９１ＷT ）を置いて幅ＷT のトレンチ２２
を複数個形成し、その後酸化炉にて酸化を行い、幅の広
い素子分離領域２のトレンチ２２間の半導体基板１１ａ
が完全な酸化膜に変わるまで酸化処理をして熱酸化膜２
３を形成する。 【効果】 この素子分離領域形成法により、高集積の半
導体装置作製が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は素子分離領域形成法
に関し、さらに詳しくは、トレンチを形成し、このトレ
ンチ部を熱酸化による酸化膜等で充たすことで素子分離
領域を形成する素子分離領域形成法に関する。
に関し、さらに詳しくは、トレンチを形成し、このトレ
ンチ部を熱酸化による酸化膜等で充たすことで素子分離
領域を形成する素子分離領域形成法に関する。
【０００２】
【従来の技術】半導体基板に形成された半導体集積回路
の各素子を電気的に分離する、素子間分離技術として、
ＰＮ接合分離と誘電体分離とがある。後者の誘電体分離
で、一般に広く使用されている素子間分離技術には、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法による素子間分離技術と、溝埋め込み
分離（トレンチアイソレーション）技術とがある。ＬＯ
ＣＯＳ法による素子間分離にはバーズビークや、半導体
基板表面のストレスの問題があり、ＬＯＣＯＳ法による
素子間分離の改良型が種々創案されている。しかし、高
集積化された半導体集積回路に使用する、幅の狭い素子
間分離領域への適応が難しい。一方、トレンチアイソレ
ーション法はバーズビークが無く、しかも設計通りの寸
法で素子領域が形成できるため、高集積化された半導体
集積回路における素子間分離法として使用されるように
なってきた。
の各素子を電気的に分離する、素子間分離技術として、
ＰＮ接合分離と誘電体分離とがある。後者の誘電体分離
で、一般に広く使用されている素子間分離技術には、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法による素子間分離技術と、溝埋め込み
分離（トレンチアイソレーション）技術とがある。ＬＯ
ＣＯＳ法による素子間分離にはバーズビークや、半導体
基板表面のストレスの問題があり、ＬＯＣＯＳ法による
素子間分離の改良型が種々創案されている。しかし、高
集積化された半導体集積回路に使用する、幅の狭い素子
間分離領域への適応が難しい。一方、トレンチアイソレ
ーション法はバーズビークが無く、しかも設計通りの寸
法で素子領域が形成できるため、高集積化された半導体
集積回路における素子間分離法として使用されるように
なってきた。
【０００３】このトレンチアイソレーション法による従
来の素子分離領域の形成方法を図３（ａ）〜（ｃ）を参
照して説明する。まず、図３（ａ）に示すように、半導
体基板１１の深さ方向に素子間を分離するＰＮ接合等
（図示省略）が形成されている半導体基板１１上の酸化
膜１２を形成し、さらに酸化膜１２上にＳｉＮ膜１３を
形成し、その後フォトレジスト１４を塗布して、このフ
ォトレジストをパターニングする。次に、このフォトレ
ジストをマスクとして、ＳｉＮ膜１３と酸化膜１２を反
応性イオンエッチング（ＲＩＥ）法でエッチングする。
続いて、半導体基板１１をＲＩＥ法でエッチングし、半
導体基板１１の内部に形成されたＰＮ接合等による深さ
方向の素子間分離部に到達する溝（トレンチ）１５を形
成する。
来の素子分離領域の形成方法を図３（ａ）〜（ｃ）を参
照して説明する。まず、図３（ａ）に示すように、半導
体基板１１の深さ方向に素子間を分離するＰＮ接合等
（図示省略）が形成されている半導体基板１１上の酸化
膜１２を形成し、さらに酸化膜１２上にＳｉＮ膜１３を
形成し、その後フォトレジスト１４を塗布して、このフ
ォトレジストをパターニングする。次に、このフォトレ
ジストをマスクとして、ＳｉＮ膜１３と酸化膜１２を反
応性イオンエッチング（ＲＩＥ）法でエッチングする。
続いて、半導体基板１１をＲＩＥ法でエッチングし、半
導体基板１１の内部に形成されたＰＮ接合等による深さ
方向の素子間分離部に到達する溝（トレンチ）１５を形
成する。
【０００４】次に、図３（ｂ）に示すように、フォトレ
ジスト１４を除去した後、ＣＶＤ法により、ＣＶＤ酸化
膜１６を堆積し、トレンチ１５をＣＶＤ酸化膜１６で埋
め込める程度の厚みまで堆積する。その後、フォトレジ
スト１７を塗布する。
ジスト１４を除去した後、ＣＶＤ法により、ＣＶＤ酸化
膜１６を堆積し、トレンチ１５をＣＶＤ酸化膜１６で埋
め込める程度の厚みまで堆積する。その後、フォトレジ
スト１７を塗布する。
【０００５】次に、図３（ｃ）に示すように、エッチバ
ック法によりフォトレジスト１７とＣＶＤ酸化膜１６と
をエッチバックしてトレンチ１５にＣＶＤ酸化膜１６を
残し、トレンチアイソレーション１８を形成する。
ック法によりフォトレジスト１７とＣＶＤ酸化膜１６と
をエッチバックしてトレンチ１５にＣＶＤ酸化膜１６を
残し、トレンチアイソレーション１８を形成する。
【０００６】上述したトレンチアイソレーションは、バ
ーズビークが無く、微細な素子分離領域の形成には良い
が、種々の素子分離領域幅を持つ半導体集積回路におい
ては、トレンチ形成時に種々の素子分離領域幅における
トレンチ深さが一定にならず、所期の素子分離領域形成
が困難であったり、狭いトレンチ幅の素子分離領域形成
時に、ＣＶＤ酸化膜によるトレンチの埋め込みが不完全
でトレンチアイソレーション部にボイドが発生し、素子
分離機能上、また信頼性上の問題を起こす虞があったり
する。上記問題を解決するため、広い幅の素子分離領域
にはＬＯＣＯＳ法を用い、広い幅の素子分離領域端部に
は、狭い素子分離領域で使用するトレンチアイソレーシ
ョンと同様のトレンチアイソレーションを付加して、バ
ーズビークを押さえた素子分離領域形成法も検討されて
いるが、狭い素子分離領域がクォータミクロン以下とな
るとＣＶＤ酸化膜によるトレンチ埋め込みの不完全性が
やはり問題となる。
ーズビークが無く、微細な素子分離領域の形成には良い
が、種々の素子分離領域幅を持つ半導体集積回路におい
ては、トレンチ形成時に種々の素子分離領域幅における
トレンチ深さが一定にならず、所期の素子分離領域形成
が困難であったり、狭いトレンチ幅の素子分離領域形成
時に、ＣＶＤ酸化膜によるトレンチの埋め込みが不完全
でトレンチアイソレーション部にボイドが発生し、素子
分離機能上、また信頼性上の問題を起こす虞があったり
する。上記問題を解決するため、広い幅の素子分離領域
にはＬＯＣＯＳ法を用い、広い幅の素子分離領域端部に
は、狭い素子分離領域で使用するトレンチアイソレーシ
ョンと同様のトレンチアイソレーションを付加して、バ
ーズビークを押さえた素子分離領域形成法も検討されて
いるが、狭い素子分離領域がクォータミクロン以下とな
るとＣＶＤ酸化膜によるトレンチ埋め込みの不完全性が
やはり問題となる。
【０００７】近年、益々半導体装置の高集積化が進み、
クォータミクロン以下の加工技術による半導体装置が作
製されるようになり、素子分離領域もクォータミクロン
幅以下ものが要求されてきている。従って、素子分離領
域形成法としては、バーズビークが無く、しかもクォー
タミクロン幅から、より幅の広い各種素子分離領域まで
同時に形成し、しかも良好な素子分離領域の形成が可能
な素子分離領域形成法が望まれる。
クォータミクロン以下の加工技術による半導体装置が作
製されるようになり、素子分離領域もクォータミクロン
幅以下ものが要求されてきている。従って、素子分離領
域形成法としては、バーズビークが無く、しかもクォー
タミクロン幅から、より幅の広い各種素子分離領域まで
同時に形成し、しかも良好な素子分離領域の形成が可能
な素子分離領域形成法が望まれる。
【０００８】
【発明が解決しようとする課題】本発明は、上述した素
子分離領域形成法における問題点を解決することをその
目的とする。即ち本発明の課題は、クォータミクロン幅
の素子分離領域から、より幅の広い各種素子分離領まで
を同時に形成し、良好な素子分離領域を形成することが
可能な素子分離領域形成法を提供することを目的とす
る。
子分離領域形成法における問題点を解決することをその
目的とする。即ち本発明の課題は、クォータミクロン幅
の素子分離領域から、より幅の広い各種素子分離領まで
を同時に形成し、良好な素子分離領域を形成することが
可能な素子分離領域形成法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の素子分離領域形
成法は、上述の課題を解決するために提案するものであ
り、本発明の素子分離領域形成法は、半導体基板に幅の
異なる素子分離領域を同時に形成する素子分離領域形成
法において、半導体基板の幅の狭い素子分離領域形成部
には所定幅のトレンチを１個、幅の広い素子分離領域形
成部には前記所定幅のトレンチを所定間隔を置いて複数
個形成する工程と、酸化性ガスおよび酸窒化性ガスの
内、どちらか一方のガスと半導体基板との熱反応による
絶縁膜形成の熱処理を、幅の広い素子分離領域形成部の
トレンチ間の半導体基板部が絶縁膜に変わるまで行い、
前記トレンチを絶縁膜で埋め込む工程とを有することを
特徴とするものである。
成法は、上述の課題を解決するために提案するものであ
り、本発明の素子分離領域形成法は、半導体基板に幅の
異なる素子分離領域を同時に形成する素子分離領域形成
法において、半導体基板の幅の狭い素子分離領域形成部
には所定幅のトレンチを１個、幅の広い素子分離領域形
成部には前記所定幅のトレンチを所定間隔を置いて複数
個形成する工程と、酸化性ガスおよび酸窒化性ガスの
内、どちらか一方のガスと半導体基板との熱反応による
絶縁膜形成の熱処理を、幅の広い素子分離領域形成部の
トレンチ間の半導体基板部が絶縁膜に変わるまで行い、
前記トレンチを絶縁膜で埋め込む工程とを有することを
特徴とするものである。
【００１０】また、本発明の素子分離領域形成法は、絶
縁膜を酸化膜とし、幅の広い素子分離領域に配置する複
数個のトレンチ間の所定間隔を、トレンチの所定幅の概
略０．９１倍とすることを特徴とするものである。
縁膜を酸化膜とし、幅の広い素子分離領域に配置する複
数個のトレンチ間の所定間隔を、トレンチの所定幅の概
略０．９１倍とすることを特徴とするものである。
【００１１】以下、本発明の作用に関して述べる。本発
明の素子分離領域形成法は、トレンチ形成とトレンチ部
の熱反応で形成する絶縁膜とによる素子分離領域の形成
を基本としている。高集積化した半導体装置において
は、クォータミクロン幅の素子間分離が要望され、この
様な狭い素子分離領域形成において、トレンチとＣＶＤ
法による酸化膜の埋め込みによる素子分離領域形成法よ
り、遙に均一でボイドの発生がない素子分離領域を形成
し、しかも絶縁耐圧の確保が可能な良質な絶縁体による
素子分離領域を形成するために、熱反応で形成する絶縁
膜を使用している。また、クォータミクロン幅程度より
広い素子分離領域にはクォータミクロン幅程度の素子間
分離領域を多数個密接させて配列する構成で、幅の広い
素子分離領域を形成している。
明の素子分離領域形成法は、トレンチ形成とトレンチ部
の熱反応で形成する絶縁膜とによる素子分離領域の形成
を基本としている。高集積化した半導体装置において
は、クォータミクロン幅の素子間分離が要望され、この
様な狭い素子分離領域形成において、トレンチとＣＶＤ
法による酸化膜の埋め込みによる素子分離領域形成法よ
り、遙に均一でボイドの発生がない素子分離領域を形成
し、しかも絶縁耐圧の確保が可能な良質な絶縁体による
素子分離領域を形成するために、熱反応で形成する絶縁
膜を使用している。また、クォータミクロン幅程度より
広い素子分離領域にはクォータミクロン幅程度の素子間
分離領域を多数個密接させて配列する構成で、幅の広い
素子分離領域を形成している。
【００１２】ここで、クォータミクロン幅程度から、よ
り幅の広い各種素子分離領域まで含む高集積化した半導
体装置における素子分離領域の製法の基本を、図２を参
照して説明する。まず、クォータミクロン幅程度の素子
分離領域１の幅をＷ1 、広い幅の素子分離領域２の幅を
Ｗ2 、素子部３の幅をＷ3 、素子分離領域１のトレンチ
２２と素子分離領域２のトレンチ２２との幅をＷR 、ト
レンチ２２の幅をＷT 、広い幅の素子分離領域２のトレ
ンチ２２間の半導体基板幅をＷS とした時、これらの幅
の寸法間には次の式が成り立つようにする。 Ｗ1 ＝ＷT ＋ＷS Ｗ2 ＝ｎＷ1 （ここでｎは正の整数） Ｗ3 ≒ＷR −ＷS ＷT ≒１．１ＷS （この式はシリコンを熱酸化して酸化
膜にすると体積が約２．１倍となるためである。このＷ
T ≒１．１ＷS の関係をほぼ正確に満たすことで、複数
個のトレンチ２２で構成された広い素子分離領域２がト
レンチ２２間の半導体基板幅ＷS を完全に熱酸化させた
時、広い素子分離領域２は酸化膜がほぼ隙間無く、しか
も半導体基板表面応力の非常に少ない状態が実現でき
る。）
り幅の広い各種素子分離領域まで含む高集積化した半導
体装置における素子分離領域の製法の基本を、図２を参
照して説明する。まず、クォータミクロン幅程度の素子
分離領域１の幅をＷ1 、広い幅の素子分離領域２の幅を
Ｗ2 、素子部３の幅をＷ3 、素子分離領域１のトレンチ
２２と素子分離領域２のトレンチ２２との幅をＷR 、ト
レンチ２２の幅をＷT 、広い幅の素子分離領域２のトレ
ンチ２２間の半導体基板幅をＷS とした時、これらの幅
の寸法間には次の式が成り立つようにする。 Ｗ1 ＝ＷT ＋ＷS Ｗ2 ＝ｎＷ1 （ここでｎは正の整数） Ｗ3 ≒ＷR −ＷS ＷT ≒１．１ＷS （この式はシリコンを熱酸化して酸化
膜にすると体積が約２．１倍となるためである。このＷ
T ≒１．１ＷS の関係をほぼ正確に満たすことで、複数
個のトレンチ２２で構成された広い素子分離領域２がト
レンチ２２間の半導体基板幅ＷS を完全に熱酸化させた
時、広い素子分離領域２は酸化膜がほぼ隙間無く、しか
も半導体基板表面応力の非常に少ない状態が実現でき
る。）
【００１３】従って、今、フォトリソグラフィの制限と
所定の狭い素子分離領域幅とより、ＷT を０．１μｍと
し、半導体装置の素子部３の性能上の理由でＷ3 を１．
０μｍとする場合は、ＷS は０．０９１μｍ、Ｗ1 は
０．１９１μｍ、ＷR は１．０９１μｍ、Ｗ2 は０．１
９１ｎ（ここでｎは正の整数）μｍとなる。上述した如
き関係を基本とし、高集積化の半導体装置を作製すれば
よい。上述のことより、本発明の素子分離領域形成法に
よれば、クォータミクロン幅の素子分離領域から、より
幅の広い各種素子分離領までを同時に形成し、良好な素
子分離領域の形成が可能となる。
所定の狭い素子分離領域幅とより、ＷT を０．１μｍと
し、半導体装置の素子部３の性能上の理由でＷ3 を１．
０μｍとする場合は、ＷS は０．０９１μｍ、Ｗ1 は
０．１９１μｍ、ＷR は１．０９１μｍ、Ｗ2 は０．１
９１ｎ（ここでｎは正の整数）μｍとなる。上述した如
き関係を基本とし、高集積化の半導体装置を作製すれば
よい。上述のことより、本発明の素子分離領域形成法に
よれば、クォータミクロン幅の素子分離領域から、より
幅の広い各種素子分離領までを同時に形成し、良好な素
子分離領域の形成が可能となる。
【００１４】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３および作用説明で用いた図２中の構成部分と同様の
構成部分には、同一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３および作用説明で用いた図２中の構成部分と同様の
構成部分には、同一の参照符号を付すものとする。
【００１５】実施例１ 本実施例は半導体装置の素子分離領域形成法に本発明を
適用した例であり、これを図１を参照して説明する。ま
ず、図１（ａ）に示すように、半導体基板１１の深さ方
向に素子間を分離するＰＮ接合等（図示省略）が形成さ
れている半導体基板１１上に熱反応による絶縁膜、例え
ば熱酸化法での酸化膜１２を膜厚約２０ｎｍほど形成す
る。その後、酸化膜１２上に減圧ＣＶＤ法（ＬＰＣＶＤ
法）を用いた、例えば下記の条件で膜厚約１５０ｎｍの
ＳｉＮ膜１３を形成する。 ＳｉＮ膜形成条件 ＳｉＨ2 Ｃｌ2 ５ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ 圧力 １０ Ｐａ 温度 ７６０ °Ｃ その後、素子分離領域形成のために、酸化膜１２、Ｓｉ
Ｎ膜１３をパターニングし、開口２１を形成する。
適用した例であり、これを図１を参照して説明する。ま
ず、図１（ａ）に示すように、半導体基板１１の深さ方
向に素子間を分離するＰＮ接合等（図示省略）が形成さ
れている半導体基板１１上に熱反応による絶縁膜、例え
ば熱酸化法での酸化膜１２を膜厚約２０ｎｍほど形成す
る。その後、酸化膜１２上に減圧ＣＶＤ法（ＬＰＣＶＤ
法）を用いた、例えば下記の条件で膜厚約１５０ｎｍの
ＳｉＮ膜１３を形成する。 ＳｉＮ膜形成条件 ＳｉＨ2 Ｃｌ2 ５ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ 圧力 １０ Ｐａ 温度 ７６０ °Ｃ その後、素子分離領域形成のために、酸化膜１２、Ｓｉ
Ｎ膜１３をパターニングし、開口２１を形成する。
【００１６】この開口２１の幅ＷT は、例えば約０．１
μｍで、広い素子分離領域２における開口２１の幅も狭
い素子分離領域１における開口２１幅と同じとする。広
い素子分離領域２においては、開口２１が、幅ＷS （Ｗ
S ≒０．９１ＷT ）の間隔をおいて、複数個設けられた
構成とする。なお、上述した如く開口２１の幅ＷT を約
０．１μｍとした時、ＷS は約０．０９１μｍとする。
μｍで、広い素子分離領域２における開口２１の幅も狭
い素子分離領域１における開口２１幅と同じとする。広
い素子分離領域２においては、開口２１が、幅ＷS （Ｗ
S ≒０．９１ＷT ）の間隔をおいて、複数個設けられた
構成とする。なお、上述した如く開口２１の幅ＷT を約
０．１μｍとした時、ＷS は約０．０９１μｍとする。
【００１７】次に、図１（ｂ）に示すように、ＳｉＮ膜
１３と酸化膜１２をマスクとして、半導体基板１１を異
方性イオンエッチング、例えば反応性イオンエッチング
（ＲＩＥ）法でエッチングし、半導体基板１１の内部に
形成されたＰＮ接合等による深さ方向の素子間分離部
（図示省略）に到達する溝（トレンチ）２２を形成す
る。このＲＩＥにより形成されるトレンチ２２の幅は開
口１５の幅ＷT と同じ幅にする。この様にすると、トレ
ンチ２２幅は約０．１μｍとなり、トレンチ２２間の半
導体基板１１ａ幅は０．０９１μｍとなる。なお、トレ
ンチ形成のＲＩＥは、例えば基板バイアス型ＥＣＲプラ
ズマエッチング装置を用い、下記のエッチング条件にて
トレンチ２２を形成する。 エッチング条件 ＨＢｒガス： １２０ ｓｃｃｍ Ｏ2 ガス： ６ ｓｃｃｍ 圧力： ０．５ Ｐａ 基板温度 ０ °Ｃ マイクロ波パワー ８５０ Ｗ ＲＦパアー ７０ Ｗ
１３と酸化膜１２をマスクとして、半導体基板１１を異
方性イオンエッチング、例えば反応性イオンエッチング
（ＲＩＥ）法でエッチングし、半導体基板１１の内部に
形成されたＰＮ接合等による深さ方向の素子間分離部
（図示省略）に到達する溝（トレンチ）２２を形成す
る。このＲＩＥにより形成されるトレンチ２２の幅は開
口１５の幅ＷT と同じ幅にする。この様にすると、トレ
ンチ２２幅は約０．１μｍとなり、トレンチ２２間の半
導体基板１１ａ幅は０．０９１μｍとなる。なお、トレ
ンチ形成のＲＩＥは、例えば基板バイアス型ＥＣＲプラ
ズマエッチング装置を用い、下記のエッチング条件にて
トレンチ２２を形成する。 エッチング条件 ＨＢｒガス： １２０ ｓｃｃｍ Ｏ2 ガス： ６ ｓｃｃｍ 圧力： ０．５ Ｐａ 基板温度 ０ °Ｃ マイクロ波パワー ８５０ Ｗ ＲＦパアー ７０ Ｗ
【００１８】次に、図１（ｃ）に示すように、半導体基
板１１を酸化炉にて熱酸化膜して、トレンチ１５間の半
導体基板１１ａが完全に酸化されるまで酸化処理をす
る。この酸化によりトレンチ２２は熱酸化膜２３でほぼ
埋められた状態となり、狭い素子分離領域１および広い
素子分離領域２が同時に形成される。なお、この熱酸化
膜形成条件としては、例えば次のようなものである。 熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｃｃｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ９５０ °Ｃ 時間： １０ ｍｉｎ
板１１を酸化炉にて熱酸化膜して、トレンチ１５間の半
導体基板１１ａが完全に酸化されるまで酸化処理をす
る。この酸化によりトレンチ２２は熱酸化膜２３でほぼ
埋められた状態となり、狭い素子分離領域１および広い
素子分離領域２が同時に形成される。なお、この熱酸化
膜形成条件としては、例えば次のようなものである。 熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｃｃｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ９５０ °Ｃ 時間： １０ ｍｉｎ
【００１９】その後は、常法に準ずる製造方法により、
半導体装置の素子や電極配線形成等を行って、半導体装
置が作製される。
半導体装置の素子や電極配線形成等を行って、半導体装
置が作製される。
【００２０】上記のような素子分離領域形成法をとるこ
とで、クォータミクロン幅の素子分離領域から、より幅
の広い各種素子分離領までを同時に形成し、良好な素子
分離領域を形成することが可能となる。
とで、クォータミクロン幅の素子分離領域から、より幅
の広い各種素子分離領までを同時に形成し、良好な素子
分離領域を形成することが可能となる。
【００２１】実施例２ 本実施例は半導体装置の素子分離領域形成法に本発明を
適用した例であり、これを実施例１で参照した図１を本
実施例にも参照して説明する。まず、実施例１と同様な
工程にてトレンチ２２を形成する。（図１（ｂ）） その後、半導体基板１１を高圧酸化炉にて熱酸化膜し
て、トレンチ２２間の半導体基板１１ａが完全に酸化さ
れるまで酸化処理をする。この高圧酸化によりトレンチ
２２は高圧酸化の熱酸化膜２３で埋められた状態とな
り、狭い素子分離領域１および広い素子分離領域２が同
時に形成される。なお、この高圧熱酸化膜形成条件とし
ては、例えば次のようなものである。 高圧酸化法での熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｃｃｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ８５０ °Ｃ 圧力： ２５Ｅ５ Ｐａ 時間： １０ ｍｉｎ
適用した例であり、これを実施例１で参照した図１を本
実施例にも参照して説明する。まず、実施例１と同様な
工程にてトレンチ２２を形成する。（図１（ｂ）） その後、半導体基板１１を高圧酸化炉にて熱酸化膜し
て、トレンチ２２間の半導体基板１１ａが完全に酸化さ
れるまで酸化処理をする。この高圧酸化によりトレンチ
２２は高圧酸化の熱酸化膜２３で埋められた状態とな
り、狭い素子分離領域１および広い素子分離領域２が同
時に形成される。なお、この高圧熱酸化膜形成条件とし
ては、例えば次のようなものである。 高圧酸化法での熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｃｃｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ８５０ °Ｃ 圧力： ２５Ｅ５ Ｐａ 時間： １０ ｍｉｎ
【００２２】その後は、常法に準ずる製造方法により、
半導体装置の素子や電極配線形成等を行って、半導体装
置が作製される。
半導体装置の素子や電極配線形成等を行って、半導体装
置が作製される。
【００２３】上記のような素子分離領域形成法を用いる
ことで、酸化膜形成時の熱処理による半導体基板への汚
染低減や半導体基板内の不純物プロファイル変化低減等
の効果を持たせながら、クォータミクロン幅の素子分離
領域から、より幅の広い各種素子分離領域までを同時に
形成し、良好な素子分離領域を形成することが可能とな
る。
ことで、酸化膜形成時の熱処理による半導体基板への汚
染低減や半導体基板内の不純物プロファイル変化低減等
の効果を持たせながら、クォータミクロン幅の素子分離
領域から、より幅の広い各種素子分離領域までを同時に
形成し、良好な素子分離領域を形成することが可能とな
る。
【００２４】以上、本発明を２例の実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、熱反応による素子分離領域の絶縁膜とし
て、熱酸化膜をとりあげたが、半導体基板との反応ガス
としてＮ2 Ｏガスを用いた熱酸窒膜を素子分離領域の絶
縁膜としてもよい。また、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）を用いた半導体装置の素子分
離領域形成法にも適応できるは自明である。その他、本
発明の技術的思想の範囲内で、プロセス装置やプロセス
条件は適宜変更が可能である。
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、熱反応による素子分離領域の絶縁膜とし
て、熱酸化膜をとりあげたが、半導体基板との反応ガス
としてＮ2 Ｏガスを用いた熱酸窒膜を素子分離領域の絶
縁膜としてもよい。また、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）を用いた半導体装置の素子分
離領域形成法にも適応できるは自明である。その他、本
発明の技術的思想の範囲内で、プロセス装置やプロセス
条件は適宜変更が可能である。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
の素子分離領域形成法は、クォータミクロン幅の素子分
離領域から、より幅の広い各種素子分離領までを同時に
形成し、しかも良好な素子分離領域を形成することが可
能となり、高集積化した半導体装置の作製が可能とな
る。
の素子分離領域形成法は、クォータミクロン幅の素子分
離領域から、より幅の広い各種素子分離領までを同時に
形成し、しかも良好な素子分離領域を形成することが可
能となり、高集積化した半導体装置の作製が可能とな
る。
【図１】本発明を適用した半導体装置の素子分離領域形
成法を工程順に説明するための半導体装置の概略断面図
で、（ａ）は素子分離領域部のＳｉＮ膜と酸化膜に開口
を形成した状態、（ｂ）はトレンチを形成した状態、
（ｃ）はトレンチ部を熱酸化して素子分離領域を形成し
た状態である。
成法を工程順に説明するための半導体装置の概略断面図
で、（ａ）は素子分離領域部のＳｉＮ膜と酸化膜に開口
を形成した状態、（ｂ）はトレンチを形成した状態、
（ｃ）はトレンチ部を熱酸化して素子分離領域を形成し
た状態である。
【図２】本発明を適用した半導体装置の素子分離領域形
成法の作用を説明するための半導体装置の概略断面図で
ある。
成法の作用を説明するための半導体装置の概略断面図で
ある。
【図３】従来例のトレンチアイソレーションによる半導
体装置の素子分離領域形成法を工程順に説明するための
半導体装置の概略断面図で、（ａ）は素子分離領域部に
トレンチを形成した状態、（ｂ）はＣＶＤ酸化膜を堆積
し、その上にフォトレジストを塗布した状態、（ｃ）は
エッチバックをしてトレンチにＣＶＤ酸化膜を埋め込ん
でトレンチアイソレーションを形成した状態である。
体装置の素子分離領域形成法を工程順に説明するための
半導体装置の概略断面図で、（ａ）は素子分離領域部に
トレンチを形成した状態、（ｂ）はＣＶＤ酸化膜を堆積
し、その上にフォトレジストを塗布した状態、（ｃ）は
エッチバックをしてトレンチにＣＶＤ酸化膜を埋め込ん
でトレンチアイソレーションを形成した状態である。
１、２ 素子分離領域 ３ 素子部 １１ 半導体基板 １２ 酸化膜 １３ ＳｉＮ膜 １４ フォトレジスト １５ トレンチ １６ ＣＶＤ酸化膜 １７ フォトレジスト １８ トレンチアイソレーション ２１ 開口 ２２ トレンチ ２３ 熱酸化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】近年、益々半導体装置の高集積化が進み、
クォータミクロン以下の加工技術による半導体装置が作
製されるようになり、素子分離領域もクォータミクロン
幅以下のものが要求されてきている。従って、素子分離
領域形成法としては、バーズビークが無く、しかもクォ
ータミクロン幅から、より幅の広い各種素子分離領域ま
で同時に形成し、しかも良好な素子分離領域の形成が可
能な素子分離領域形成法が望まれる。
クォータミクロン以下の加工技術による半導体装置が作
製されるようになり、素子分離領域もクォータミクロン
幅以下のものが要求されてきている。従って、素子分離
領域形成法としては、バーズビークが無く、しかもクォ
ータミクロン幅から、より幅の広い各種素子分離領域ま
で同時に形成し、しかも良好な素子分離領域の形成が可
能な素子分離領域形成法が望まれる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【発明が解決しようとする課題】本発明は、上述した素
子分離領域形成法における問題点を解決することをその
目的とする。即ち本発明の課題は、クォータミクロン幅
の素子分離領域から、より幅の広い各種素子分離領域ま
でを同時に形成し、良好な素子分離領域を形成すること
が可能な素子分離領域形成法を提供することを目的とす
る。
子分離領域形成法における問題点を解決することをその
目的とする。即ち本発明の課題は、クォータミクロン幅
の素子分離領域から、より幅の広い各種素子分離領域ま
でを同時に形成し、良好な素子分離領域を形成すること
が可能な素子分離領域形成法を提供することを目的とす
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】従って、今、フォトリソグラフィの制限と
所定の狭い素子分離領域幅とより、ＷT を０．１μｍと
し、半導体装置の素子部３の性能上の理由でＷ3 を１．
０μｍとする場合は、ＷS は０．０９１μｍ、Ｗ1 は
０．１９１μｍ、ＷR は１．０９１μｍ、Ｗ2 は０．１
９１ｎ（ここでｎは正の整数）μｍとなる。上述した如
き関係を基本とし、高集積化の半導体装置を作製すれば
よい。上述のことより、本発明の素子分離領域形成法に
よれば、クォータミクロン幅の素子分離領域から、より
幅の広い各種素子分離領域までを同時に形成し、良好な
素子分離領域の形成が可能となる。
所定の狭い素子分離領域幅とより、ＷT を０．１μｍと
し、半導体装置の素子部３の性能上の理由でＷ3 を１．
０μｍとする場合は、ＷS は０．０９１μｍ、Ｗ1 は
０．１９１μｍ、ＷR は１．０９１μｍ、Ｗ2 は０．１
９１ｎ（ここでｎは正の整数）μｍとなる。上述した如
き関係を基本とし、高集積化の半導体装置を作製すれば
よい。上述のことより、本発明の素子分離領域形成法に
よれば、クォータミクロン幅の素子分離領域から、より
幅の広い各種素子分離領域までを同時に形成し、良好な
素子分離領域の形成が可能となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】次に、図１（ｂ）に示すように、ＳｉＮ膜
１３と酸化膜１２をマスクとして、半導体基板１１を異
方性イオンエッチング、例えば反応性イオンエッチング
（ＲＩＥ）法でエッチングし、半導体基板１１の内部に
形成されたＰＮ接合等による深さ方向の素子間分離部
（図示省略）に到達する溝（トレンチ）２２を形成す
る。このＲＩＥにより形成されるトレンチ２２の幅は開
口１５の幅ＷT と同じ幅にする。この様にすると、トレ
ンチ２２幅は約０．１μｍとなり、トレンチ２２間の半
導体基板１１ａ幅は０．０９１μｍとなる。なお、トレ
ンチ形成のＲＩＥは、例えば基板バイアス型ＥＣＲプラ
ズマエッチング装置を用い、下記のエッチング条件にて
トレンチ２２を形成する。 エッチング条件 ＨＢｒガス： １２０ ｓｃｃｍ Ｏ2 ガス： ６ ｓｃｃｍ 圧力： ０．５ Ｐａ 基板温度 ０ °Ｃ マイクロ波パワー ８５０ Ｗ ＲＦパワー ７０ Ｗ
１３と酸化膜１２をマスクとして、半導体基板１１を異
方性イオンエッチング、例えば反応性イオンエッチング
（ＲＩＥ）法でエッチングし、半導体基板１１の内部に
形成されたＰＮ接合等による深さ方向の素子間分離部
（図示省略）に到達する溝（トレンチ）２２を形成す
る。このＲＩＥにより形成されるトレンチ２２の幅は開
口１５の幅ＷT と同じ幅にする。この様にすると、トレ
ンチ２２幅は約０．１μｍとなり、トレンチ２２間の半
導体基板１１ａ幅は０．０９１μｍとなる。なお、トレ
ンチ形成のＲＩＥは、例えば基板バイアス型ＥＣＲプラ
ズマエッチング装置を用い、下記のエッチング条件にて
トレンチ２２を形成する。 エッチング条件 ＨＢｒガス： １２０ ｓｃｃｍ Ｏ2 ガス： ６ ｓｃｃｍ 圧力： ０．５ Ｐａ 基板温度 ０ °Ｃ マイクロ波パワー ８５０ Ｗ ＲＦパワー ７０ Ｗ
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次に、図１（ｃ）に示すように、半導体基
板１１を酸化炉にて熱酸化して、トレンチ１５間の半導
体基板１１ａが完全に酸化されるまで酸化処理をする。
この酸化によりトレンチ２２は熱酸化膜２３でほぼ埋め
られた状態となり、狭い素子分離領域１および広い素子
分離領域２が同時に形成される。なお、この熱酸化膜形
成条件としては、例えば次のようなものである。 熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｌｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ９５０ °Ｃ 時間： １０ ｍｉｎ
板１１を酸化炉にて熱酸化して、トレンチ１５間の半導
体基板１１ａが完全に酸化されるまで酸化処理をする。
この酸化によりトレンチ２２は熱酸化膜２３でほぼ埋め
られた状態となり、狭い素子分離領域１および広い素子
分離領域２が同時に形成される。なお、この熱酸化膜形
成条件としては、例えば次のようなものである。 熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｌｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ９５０ °Ｃ 時間： １０ ｍｉｎ
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】実施例２ 本実施例は半導体装置の素子分離領域形成法に本発明を
適用した例であり、これを実施例１で参照した図１を本
実施例にも参照して説明する。まず、実施例１と同様な
工程にてトレンチ２２を形成する。（図１（ｂ）） その後、半導体基板１１を高圧酸化炉にて熱酸化して、
トレンチ２２間の半導体基板１１ａが完全に酸化される
まで酸化処理をする。この高圧酸化によりトレンチ２２
は高圧酸化の熱酸化膜２３で埋められた状態となり、狭
い素子分離領域１および広い素子分離領域２が同時に形
成される。なお、この高圧熱酸化膜形成条件としては、
例えば次のようなものである。 高圧酸化法での熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｌｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ８５０ °Ｃ 圧力： ２５Ｅ５ Ｐａ 時間： １０ ｍｉｎ
適用した例であり、これを実施例１で参照した図１を本
実施例にも参照して説明する。まず、実施例１と同様な
工程にてトレンチ２２を形成する。（図１（ｂ）） その後、半導体基板１１を高圧酸化炉にて熱酸化して、
トレンチ２２間の半導体基板１１ａが完全に酸化される
まで酸化処理をする。この高圧酸化によりトレンチ２２
は高圧酸化の熱酸化膜２３で埋められた状態となり、狭
い素子分離領域１および広い素子分離領域２が同時に形
成される。なお、この高圧熱酸化膜形成条件としては、
例えば次のようなものである。 高圧酸化法での熱酸化膜形成条件 Ｏ2 ガス： １０ ｓｌｍ Ｈ2 ガス： ２．５ ｓｌｍ 温度： ８５０ °Ｃ 圧力： ２５Ｅ５ Ｐａ 時間： １０ ｍｉｎ
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
の素子分離領域形成法は、クォータミクロン幅の素子分
離領域から、より幅の広い各種素子分離領域までを同時
に形成し、しかも良好な素子分離領域を形成することが
可能となり、高集積化した半導体装置の作製が可能とな
る。
の素子分離領域形成法は、クォータミクロン幅の素子分
離領域から、より幅の広い各種素子分離領域までを同時
に形成し、しかも良好な素子分離領域を形成することが
可能となり、高集積化した半導体装置の作製が可能とな
る。
Claims (2)
- 【請求項１】 半導体基板に幅の異なる素子分離領域を
同時に形成する素子分離領域形成法において、 前記半導体基板の幅の狭い素子分離領域形成部には所定
幅のトレンチを１個、幅の広い素子分離領域形成部には
前記所定幅のトレンチを所定間隔を置いて複数個形成す
る工程と、 酸化性ガスおよび酸窒化性ガスの内、どちらか一方のガ
スと半導体基板との熱反応による絶縁膜形成の熱処理
を、前記幅の広い素子分離領域形成部のトレンチ間の半
導体基板部が絶縁膜に変わるまで行い、前記トレンチを
絶縁膜で埋め込む工程とを有することを特徴とする素子
分離領域形成法。 - 【請求項２】 前記絶縁膜を酸化膜とし、前記幅の広い
素子分離領域に配置する複数個のトレンチ間の前記所定
間隔を、前記トレンチの所定幅の概略０．９１倍とする
ことを特徴とする、請求項１記載の素子分離領域形成
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127196A JPH09205137A (ja) | 1996-01-25 | 1996-01-25 | 素子分離領域形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127196A JPH09205137A (ja) | 1996-01-25 | 1996-01-25 | 素子分離領域形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205137A true JPH09205137A (ja) | 1997-08-05 |
Family
ID=11773320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127196A Pending JPH09205137A (ja) | 1996-01-25 | 1996-01-25 | 素子分離領域形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205137A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990077613A (ko) * | 1998-03-06 | 1999-10-25 | 클라크 3세 존 엠. | 측방충진요부의실리콘국부산화기법을이용한전자적분리 |
| EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
| EP1702358A2 (en) * | 2003-12-19 | 2006-09-20 | Third Dimension (3D) Semiconductor, Inc. | A method for forming thick dielectric regions using etched trenches |
| CN102208334A (zh) * | 2011-05-27 | 2011-10-05 | 上海宏力半导体制造有限公司 | 半导体器件局部氧化终止环的制备方法 |
-
1996
- 1996-01-25 JP JP1127196A patent/JPH09205137A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990077613A (ko) * | 1998-03-06 | 1999-10-25 | 클라크 3세 존 엠. | 측방충진요부의실리콘국부산화기법을이용한전자적분리 |
| EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
| EP1702358A2 (en) * | 2003-12-19 | 2006-09-20 | Third Dimension (3D) Semiconductor, Inc. | A method for forming thick dielectric regions using etched trenches |
| EP1702358A4 (en) * | 2003-12-19 | 2008-07-02 | Third Dimension 3D Sc Inc | METHOD FOR FORMING THICK DIELECTRIC REGIONS BY USING ANTICIPATED ENGRAVES |
| CN102208334A (zh) * | 2011-05-27 | 2011-10-05 | 上海宏力半导体制造有限公司 | 半导体器件局部氧化终止环的制备方法 |
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