JPWO2018020713A1 - 半導体装置およびその製造方法 - Google Patents

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進也 夏目
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真幸 井上
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Abstract

半導体装置（３００）は、ＳＯＩ基板内部の活性層であって回路を構成する素子が形成された活性層（３１１ａ）と、ＳＯＩ基板内部の埋め込み絶縁層であって活性層（３１１ａ）に接する埋め込み絶縁層（３１１ｂ）と、平面視において素子の形成領域の周囲全体を取り囲むように活性層（３１１ａ）に形成され、活性層（３１１ａ）の表面から裏面に達するＤＴＩ（Deep Trench Isolation）領域（３０２）と、素子の上方に形成された第１の導電膜（３１０）とを備える。ＤＴＩ領域（３０２）はＤＴＩ領域（３０２）の内部に第１の空孔（３０３）を有し、第１の導電膜（３１０）の膜厚は活性層（３１１ａ）の厚さよりも厚い。

Description

本開示は、半導体装置、特に、高精度のアナログ回路が形成された半導体チップを含み、樹脂モールドして構成される半導体装置およびその製造方法に関する。
近年、ハイブリッド自動車や電気自動車の普及に伴い、動力源となるモーターを駆動させるバッテリーが多用され、自動車以外の生活環境においても蓄電池等でバッテリーが使用されてきている。
このようなバッテリーにおいて、その電池容量を把握することが重要であり、バッテリー電圧を常に高精度で監視するＩＣが必須である。バッテリー監視ＩＣには一定電圧を発生させる基準電圧発生回路が搭載されており、この回路の変動を抑制することが電圧計測の高精度化につながる。
そのため、近年では、半導体基板にＳＯＩ（Silicon on Insulator）を採用し、基幹回路となる基準電圧発生回路のトランジスタにおける温度特性の改善を行うことで高精度化を実現している。
例えば特許文献１では、高精度なアナログ回路が形成された半導体チップの上下に、同等の熱膨張係数を有する半導体チップを積層する構成を提案している。これにより、アナログ回路が形成された半導体チップを樹脂モールドして構成される半導体装置において、熱応力に起因するアナログ回路の特性変動を抑えようとしている。
また、特許文献２では、高精度なアナログ回路の上方に厚い金属製の被覆膜を応力緩和層として形成する構成を提案している。これにより、アナログ回路にかかる応力の緩和を図っている。
特開２０１４−６０２６３号公報 米国特許第６４３２７５３号明細書
特許文献１に開示された構成では、高精度なアナログ回路が形成された半導体チップの上下に同等の熱膨張係数を有する半導体チップを積層している。これにより、温度変動を受けた場合の半導体チップに印加される応力が半導体チップの上下両面側で均一となり、温度によるアナログ回路の特性変動を低減することはできる。しかし、この構成では、樹脂パッケージ自体の応力を緩和する効果が小さい。上下に半導体チップが積層されているため、アナログ回路が形成された半導体チップに上下の半導体チップの歪みが直接印加されてしまうため、パッケージ樹脂による半導体チップの歪み並びに長期使用による歪みの緩和を抑える効果が小さい。また、この構成では半導体チップが少なくとも３チップ以上必要であり、基板、拡散コスト、組立コストの増加のみならず、チップ間の接続が多いことによる組立歩留低下や信頼性低下を引き起こす。更には、３チップ分の厚みを封止するために、パッケージ樹脂の厚みも厚くする必要があり、樹脂が厚いほどパッケージからの応力も大きくなってしまうため、上下に半導体チップを配置した応力緩和効果を相殺してしまう。
特許文献２に開示された構成では、高精度なアナログ回路の上部に厚い金属製の被覆膜を応力緩和層として形成している。この構成では温度変動を受けた場合に、アナログ回路の上面側の応力を緩和する効果はあるが、下面側の応力を緩和する効果がないことは明らかである。温度変動による応力が上下両面側で不均一となることにより、半導体チップに大きな応力が発生して半導体チップ自体に歪みが生じる。また、パッケージ自体の応力に関しても同様にアナログ回路の上面側の応力を緩和する効果はあるが下面側の応力を緩和できず、全体として、半導体パッケージからの大きな応力を緩和しきれず、半導体チップ自体に歪みが生じて反りが発生する。
そこで、本開示は上記課題に鑑みてなされたものであり、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能な半導体装置を提供する。
上記課題を解決するために、本開示の一態様に係る半導体装置は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置であって、前記ＳＯＩ基板内部の活性層であって前記回路を構成する素子が形成された活性層と、前記ＳＯＩ基板内部の埋め込み絶縁層であって前記活性層に接する埋め込み絶縁層と、平面視において前記素子の形成領域の周囲全体を取り囲むように前記活性層に形成され、前記活性層の表面から前記埋め込み絶縁層に達するＤＴＩ（Deep Trench Isolation）領域と、前記素子の上方に形成された第１の導電膜とを備え、前記ＤＴＩ領域は前記ＤＴＩ領域の内部に第１の空孔を有し、前記第１の導電膜の膜厚は前記活性層の厚さよりも厚い。
ここで、前記第１の空孔は、平面視において前記ＤＴＩ領域の形状に沿って前記ＤＴＩ領域内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域の周囲を取り囲んでもよい。
ここで、前記第１の導電膜は、平面視において少なくとも前記素子の形成領域の全体を被覆する形状、または、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有していてもよい。
ここで、前記活性層と前記第１の導電膜との間に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通して前記活性層と前記第１の導電膜に接するシールリングとをさらに備え、前記シールリングは、平面視において前記素子の周囲全体を取り囲んでもよい。
ここで、前記シールリングは、前記第１の層間絶縁膜中に形成された２層以上の配線と、前記２層以上の配線同士を接続する導電膜とを含んでもよい。
ここで、前記第１の導電膜と同層に形成され、平面視において前記第１の導電膜の周囲全体を取り囲むように形成された第２の導電膜と、前記第１の導電膜と前記第２の導電膜との間を埋める保護膜（例えば絶縁膜）とをさらに備え、前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有していてもよい。
ここで、前記第２の空孔は、平面視において前記第１の導電膜の外形に沿って前記第１の導電膜と前記第２の導電膜との間に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第１の導電膜の周囲を取り囲んでもよい。
ここで、側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きくてもよい。
ここで、前記第２の導電膜は、前記第２の導電膜の内部に第３の空孔を有していてもよい。
ここで、前記第３の空孔は、平面視において前記第２の導電膜の形状に沿って前記第２の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第２の空孔の周囲を取り囲んでいてもよい。
ここで、前記素子の上方に、前記第１の導電膜と同層に形成された第２の導電膜を備え、前記第２の導電膜の膜厚は、前記活性層の厚さよりも厚くてもよい。
ここで、前記第１の導電膜と前記第２の導電膜との間を埋める保護膜（例えば絶縁膜）をさらに備え、前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有し、側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きくてもよい。
ここで、前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されていてもよい。
ここで、前記第１の導電膜は、前記第１の導電膜の内部に第２の空孔を有していてもよい。
ここで、前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されており、前記第２の空孔は、平面視において前記第１の導電膜の形状に沿って前記第１の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域を取り囲んでいてもよい。
ここで、前記第１の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
ここで、前記第２の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
ここで、前記第３の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
ここで、前記素子は、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路および差動アンプのうちの少なくとも１つを含んでいてもよい。
また、本開示の一態様に係る半導体装置の製造方法は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置の製造方法であって、活性層と埋め込み絶縁層とを含む前記ＳＯＩ基板を準備する工程と、前記活性層に、回路を構成する素子を形成する工程と、前記素子の形成領域の周囲全体を囲むように活性層を貫通する溝を形成する工程と、前記活性層上に第１の絶縁膜を形成しつつ、かつ、第１の絶縁膜で前記溝部が完全に充填される前に前記溝部を塞ぐことによって前記溝部に第１の空孔を形成する工程と、前記活性層の上方に、前記活性層の膜厚よりも厚い膜厚を有する第１の導電層を形成する工程とを有する。
本開示の半導体装置および製造方法によれば、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能となる。
図１は、第１の実施形態に係る半導体装置に含まれる基準電圧発生回路の１つであるバンドギャップリファレンス回路の一例を示す図である。 図２は、第１の実施形態に係る半導体装置に含まれるバンドギャップリファレンス回路の変形例を示す図である。 図３は、第１の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図４は、第１の実施形態に係る半導体装置のパッケージ応力の緩和効果を示す説明図である。 図５は、第１の実施形態の変形例に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図６は、第２の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図７は、第３の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図８は、第４の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図９Ａは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ａ）〜（ｄ）を示す断面図である。 図９Ｂは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｅ）〜（ｈ）を示す断面図である。 図９Ｃは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｉ）〜（ｌ）を示す断面図である。 図９Ｄは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｍ）〜（ｏ）を示す断面図である。 図９Ｅは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｐ）、（ｑ）を示す断面図である。 図９Ｆは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｒ）、（ｓ）を示す断面図である。 図１０は、比較例に係る基準電圧発生回路の一つであるバンドギャップリファレンス回路の構成例を示す図である。 図１１は、比較例に係る半導体チップを示す平面透視図および断面図である。 図１２は、比較例に係るパッケージ状態における半導体装置を示す断面図である。 図１３は、比較例に係る半導体装置のパッケージ応力に関する説明図である。
（本発明の一態様を得るに至った経緯）
本発明者らは、「背景技術」の欄において記載した半導体装置に関し、以下の問題が生じることを見出した。
まず、比較例として、ＳＯＩ基板を用いた基準電圧発生回路について説明する。
図１０は、比較例にかかる基準電圧発生回路の一つであるバンドギャップリファレンス回路の構成例を示す図である。
同図において、オペアンプ１００６の出力は抵抗１００３とＮＰＮバイポーラトランジスタ１００１が直列接続された回路と、抵抗１００４とＮＰＮバイポーラトランジスタ１００２と抵抗１００５が直列接続された回路とが並列に接続されている。抵抗１００３はＮＰＮバイポーラトランジスタ１００１のコレクタとベースに接続されている。抵抗１００４はＮＰＮバイポーラトランジスタ１００２のコレクタとベースに接続されている。また、ＮＰＮバイポーラトランジスタ１００１のエミッタは接地されており、ＮＰＮバイポーラトランジスタ１００２のエミッタは抵抗１００５に接続されており、抵抗１００５の他端は接地されている。
ＮＰＮバイポーラトランジスタ１００１とＮＰＮバイポーラトランジスタ１００２は実際には並列接続された複数個のトランジスタから構成される。ＮＰＮバイポーラトランジスタ１００１とＮＰＮバイポーラトランジスタ１００２を構成するトランジスタの個数比は１：Ｋ（Ｋは自然数）である。Ｋの値や抵抗１００３、１００４、１００５の抵抗値、オペアンプの回路構成等は、バンドギャップリファレンス回路の負荷や電源電圧、プロセススペックに応じて最適化される。バンドギャップリファレンス回路は、周辺温度に依存しない一定電圧を発生する回路であり、ＰＮダイオード接合の温度特性を回路により取り出し、出力端子に基準電圧Ｖｒｅｆとしてシリコンのバンドギャップ電圧（およそ１．２Ｖ程度）を出力する。回路パラメータの最適化により、周辺温度に対する出力電圧の変動を抑えることができるため、半導体装置において、定電圧発生回路や定電流発生回路の参照基準電圧を発生させるために搭載される。
ＮＰＮバイポーラトランジスタ１００１や１００２として、例えば、図１１に示した構造の半導体チップが使用される。図１１は、比較例に係る半導体チップを示す平面透視図および断面図である。
図１１の（ａ）は半導体チップの一部分を平面視した透視図である。図１１の（ｂ）は（ａ）の線Ａ−Ａ箇所における断面図である。図１１は、図１０のＮＰＮバイポーラトランジスタ１００２を構成する複数のトランジスタのうちの１つ、または、ＮＰＮバイポーラトランジスタ１００１に対応する。図１１の構造では、ＮＰＮバイポーラトランジスタは、シリコン基板中の埋め込み絶縁層１１０１と絶縁酸化膜１１０２とによって、その周囲から完全に電気的に分離されている。分離されたＮＰＮバイポーラトランジスタの素子領域内にはコレクタとなるＮ型層１１０３がある。Ｎ型層１１０３の中にベースとなるＰ型層１１０４を形成してある。Ｐ型層１１０４の中に濃いＰ型層１１０５を形成してベースコンタクトとする。また、Ｐ型層１１０４の中に濃いＮ型層１１０６を設けてエミッタとする。Ｎ型層１１０３の中に濃いＮ型層１１０７を設けてコレクタコンタクトとする。ベースコンタクトである濃いＰ型層１１０５とコレクタコンタクトである濃いＮ型層１１０７との間にはＳＴＩ（Shallow Trench Isolation）１１０８が形成されている。
このような構成による素子の完全分離により、支持基板１１０９へのリーク電流が発生しないため、高精度化や信頼性向上を実現できる。特に、車載など高温下になる環境での使用ではこのリーク電流が大きくなるため、ＳＯＩ基板の採用による温度特性の高精度化が重要となる。
一方、半導体チップは、実装や耐湿性確保のために半導体パッケージに樹脂封止され、図１２に示す構成の半導体装置として使用される。図１２は、比較例に係るパッケージ状態における半導体装置を示す断面図である。図１２のバンドギャップリファレンス回路１２０１は、図１０の基準電圧発生回路に相当する。図１２に示すように、バンドギャップリファレンス回路１２０１を形成した半導体チップ１２０２が、銅の合金から成るリードフレームのアイランド１２０３上に銀のペースト材を介して接着される。半導体チップ１２０２の上面の電極とリードフレームのリード端子１２０４とが、金や銅などのボンディングワイヤ１２０５により接続される。半導体チップ１２０２の周囲はエポキシ樹脂製の樹脂モールド１２０６により覆われている。
図１２に示す構成の半導体装置では、温度変動を受けた際に、半導体チップ１２０２と樹脂モールド１２０６との間の熱膨張係数の違いにより、半導体チップ１２０２の上面側に熱応力が作用する。また、半導体チップ１２０２とリードフレームのアイランド１２０３との間の熱膨張係数の違いにより、半導体チップ１２０２の下面側に、上面側とは異なる熱応力が作用する。このように、半導体チップ１２０２の上下面にかかる熱応力が不均一となることにより半導体チップ１２０２に大きな応力が発生し、半導体チップ１２０２自体に歪みが生じる。半導体チップ１２０２を構成するシリコン基板に応力が加わると、シリコン結晶の歪みによりピエゾ抵抗効果と言われる抵抗変動が生じ、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタや抵抗などの特性が変動してしまう。その結果、回路パラメータが最適化された特性からずれてしまい、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が大きくなってしまうという不具合が生じる。この問題を解決するために、例えば特許文献１では、高精度なアナログ回路が形成された半導体チップの上下に、同等の熱膨張係数を有する半導体チップを積層する構成を提案している。
他方、樹脂パッケージ自体の応力による影響について図１３を用いて説明する。図１３は、比較例に係る半導体装置のパッケージ応力に関する説明図である。図１３の（ａ）は樹脂封止前の半導体チップ１２０２を示す。この半導体チップ１２０２は外部から全く応力を受けていない。図１３の（ｂ）は半導体チップ１２０２が樹脂モールド１２０６によって封止された後の半導体装置を示す。リードフレームのアイランド１２０３の上に半導体チップ１２０２が搭載されている。ここで、半導体チップ１２０２は樹脂モールド１２０６から半導体チップ１２０２を圧縮する方向に応力を受け、半導体チップ１２０２には樹脂モールド１２０６による応力で歪みが生じて反りが発生する。図１３の（ｃ）はこの半導体装置をリフローした直後の応力による半導体装置の変化をわかり易いように極端に表現した図である。樹脂モールド１２０６はリフローによって加えられる熱の作用によって更に硬化し、圧縮される。このため、半導体チップ１２０２の歪みは更に大きくなる。先に説明したように、半導体チップ１２０２を構成するシリコン基板に応力が加わると、シリコン結晶の歪みによりピエゾ抵抗効果と言われる抵抗変動が生じ、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタ、ダイオードや抵抗などの特性が変動してしまう。その結果、回路パラメータが最適化された特性からずれてしまい、バンドギャップリファレンス回路の基準電圧のずれや温度に対する基準電圧Ｖｒｅｆの変動が大きくなってしまうという不具合が生じる。この問題を解決するために、特許文献２では、高精度なアナログ回路の上方に厚い金属製の被覆膜を応力緩和層として形成する構成を提案している。
しかしながら、発明者らがアナログ素子等の特性について詳細に検討したところ、背景技術で説明した課題への対応では解決できない新たな課題として、パッケージを構成する樹脂による応力の経時変化が基準電圧発生回路の長期安定性に大きく影響することがわかってきた。
図１３の（ｄ）は、図１３の（ｃ）で半導体装置をリフローした後、例えば１０年間使用した後の状態での半導体装置の形状を示す図である。図１３の（ｃ）においてリフローによって一旦硬化した樹脂モールド１２０６は、時間経過や繰り返しの温度変動に伴い硬化が開放され、樹脂封止後の図１３の（ｄ）の状態に近づいていく。つまり、応力による歪が徐々に開放（緩和）されていくことになり、回路パラメータが最適化された特性から製品寿命までの長期使用により徐々に変動し、基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が長期的に安定しないという不具合が生じる。
図１３の（ｃ）で発生した特性変動は、例えばトリミング機構によりある程度は補正可能であるが、図１３の（ｄ）に示す長期的な特性変動はトリミング機構では補正できない。また、樹脂封止の際の歪みとは逆向きになるため、あらかじめパッケージによる特性変動を相殺するような機構を搭載しておくことも困難である。
特許文献１に開示された構成では、高精度なアナログ回路が形成された半導体チップの上下に同等の熱膨張係数を有する半導体チップを積層している。これにより、温度変動を受けた場合の半導体チップに印加される応力が半導体チップの上下両面側で均一となり、温度によるアナログ回路の特性変動を低減することはできる。しかし、この構成では、樹脂パッケージ自体の応力を緩和する効果が小さい。上下に半導体チップが積層されているため、アナログ回路が形成された半導体チップに上下の半導体チップの歪みが直接印加されてしまうため、パッケージ樹脂による半導体チップの歪み並びに長期使用による歪みの緩和を抑える効果が小さい。また、この構成では半導体チップが少なくとも３チップ以上必要であり、基板、拡散コスト、組立コストの増加のみならず、チップ間の接続が多いことによる組立歩留低下や信頼性低下を引き起こす。更には、３チップ分の厚みを封止するために、パッケージ樹脂の厚みも厚くする必要があり、樹脂が厚いほどパッケージからの応力も大きくなってしまうため、上下に半導体チップを配置した応力緩和効果を相殺してしまう。
特許文献２に開示された構成では、高精度なアナログ回路の上部に厚い金属の応力緩和層を形成している。この構成では温度変動を受けた場合に、アナログ回路の上面側の応力を緩和する効果はあるが、下面側の応力を緩和する効果がないことは明らかである。温度変動による応力が上下両面側で不均一となることにより、半導体チップに大きな応力が発生して半導体チップ自体に歪みが生じる。また、パッケージ自体の応力に関しても同様にアナログ回路の上面側の応力を緩和する効果はあるが下面側の応力を緩和できず、全体として、半導体パッケージからの大きな応力を緩和しきれず、半導体チップ自体に歪みが生じて反りが発生する。
そこで、本発明は上記課題に鑑みてなされたものであり、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能な半導体装置を提供する。
以下、本発明を実施するための形態について図面を参照しながら説明する。但し、説明が不必要に冗長になるのを避け当業者の理解を容易にするため、例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明等については詳細な説明は省略する場合がある。
なお、添付図面および以下の説明は当業者が本発明の開示を十分に理解するための一例を提示するものであって、これらによって請求の範囲に記載の主題を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置３００に含まれる基準電圧発生回路の一つであるバンドギャップリファレンス回路の一例を示す図である。図２は、第１の実施形態に係る半導体装置３００に含まれるバンドギャップリファレンス回路の変形例を示す図である。図３は、第１の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す平面透視図および断面図である。図３は、当該回路を構成する素子の全部ではなく、回路を構成する素子の一例としてＮＰＮバイポーラトランジスタ３０１ａを示している。ＮＰＮバイポーラトランジスタ３０１ａは、図１および図２の基準電圧発生回路を構成する素子の一例であって、ＮＰＮバイポーラトランジスタ１０１を構成する複数のトランジスタのうちの１つ、ＮＰＮバイポーラトランジスタ１０２を構成する複数のトランジスタのうちの１つ、ＮＰＮバイポーラトランジスタ１０２、または、ＮＰＮバイポーラトランジスタ１０１に相当する。
図１および図２において、オペアンプ１０６の出力には、抵抗１０３とＮＰＮバイポーラトランジスタ１０１とが直列に接続された回路と、抵抗１０４とＮＰＮバイポーラトランジスタ１０２と抵抗１０５とが直列に接続された回路とが並列に接続されている。抵抗１０３はＮＰＮバイポーラトランジスタ１０１のコレクタとベースに接続されている。抵抗１０４はＮＰＮバイポーラトランジスタ１０２のコレクタとベースに接続されている。また、ＮＰＮバイポーラトランジスタ１０１のエミッタは接地されている。ＮＰＮバイポーラトランジスタ１０２のエミッタは抵抗１０５の一端に接続されている。抵抗１０５の他端は接地されている。
ＮＰＮバイポーラトランジスタ１０１とＮＰＮバイポーラトランジスタ１０２は、実際には並列接続された複数のトランジスタから構成される。ＮＰＮバイポーラトランジスタ１０１と、ＮＰＮバイポーラトランジスタ１０２とは１：Ｋの個数比で構成されている。Ｋの値や抵抗１０３、１０４、１０５の抵抗値、オペアンプ１０６の回路構成等は、バンドギャップリファレンス回路の負荷や電源電圧、プロセススペックに応じて最適化される。バンドギャップリファレンス回路は、周辺温度に依存しない一定電圧を作る回路であり、ＰＮダイオード接合の温度特性を回路により取り出し、出力端子に基準電圧Ｖｒｅｆとしてシリコンのバンドギャップ電圧（およそ１．２Ｖ程度）を出力する。回路パラメータの最適化により、周辺温度に対する出力電圧の変動を抑えることができるため、半導体集積回路装置上において、基準電圧を作るために搭載される。
ＮＰＮバイポーラトランジスタ１０１はその周囲を絶縁酸化膜１０７に囲まれるとともに直上上方を第１の導電膜で覆われている。この第１の導電膜は、図３の第１の導電膜３１０に相当する。また、図１および図２の絶縁酸化膜１０７は、図３の平面視においてＤＴＩ（Deep Trench Isolation）領域３０２に相当する、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６に相当する。
同様にＮＰＮバイポーラトランジスタ１０２、または、それを構成する複数のトランジスタのうちの１つは、その周囲を絶縁酸化膜１０８に囲まれるとともに直上上方を第１の導電膜で覆われている。この第１の導電膜は、図３の第１の導電膜３１０に相当する。また、図１および図２の絶縁酸化膜１０８は、図３の平面視においてＤＴＩ領域３０２に相当する、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６に相当する。
また、抵抗１０３、１０４および１０５はそれらの周囲を絶縁酸化膜１０９に囲まれるとともに直上上方を第１の導電膜で覆われている。この第１の導電膜は、図３の第１の導電膜３１０に相当する。また、図１および図２の絶縁酸化膜１０９は、図３の平面視においてＤＴＩ領域３０２と同様の構造を有し、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６と同様の構造を有する。
なお、ＮＰＮバイポーラトランジスタ１０１、１０２や抵抗１０３、１０４、１０５などの素子は、それぞれが個別にＤＴＩ領域３０２に囲まれるとともに直上上方を導電膜で覆われていてもよく、複数の素子をまとめてその周囲を絶縁酸化膜に囲まれるとともに直上上方を導電膜で覆われていてもよい。もちろん、バンドギャップリファレンス回路を構成する素子群の全体がその周囲を絶縁酸化膜に囲まれるとともに直上上方を導電膜で覆われていてもよい。
また、図２に示すように、それぞれの素子を個別にその周囲を絶縁酸化膜で囲み、かつ、バンドギャップリファレンス回路全体を絶縁酸化膜２０１で囲むような多重構造とし、バンドギャップリファレンス回路全体の上部を導電膜で覆っていても構わない。この導電膜は、図３の第１の導電膜３１０と同様の構造を有する。また、図２の絶縁酸化膜２０１は、図３の平面視においてＤＴＩ領域３０２と同様の構造を有し、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６と同様の構造を有する。
次に、図３に示す半導体チップ３０１は、バンドギャップリファレンス回路の一部分であって、当該回路を構成する素子の一例であるＮＰＮバイポーラトランジスタ３０１ａおよびその周囲を示している。図３の（ａ）はＮＰＮバイポーラトランジスタ３０１ａを含む部分の平面透視図である。図３の（ｂ）は図３の（ａ）の線Ａ−Ａ箇所における断面図である。
図３に示すように、半導体チップ３０１は、ＳＯＩ基板に含まれる活性層３１１ａ、埋め込み絶縁層３１１ｂおよび支持基板３１１ｃと、第１の層間絶縁膜３１６、保護膜３１７（最上層である場合の上層絶縁膜であっても良いし、中間層である場合の第２の層間絶縁膜であっても良い）とを含む。活性層３１１ａには、回路を構成する素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域およびその周囲の部分が示されている。
ＮＰＮバイポーラトランジスタ３０１ａは、ＳＯＩ基板に含まれる埋め込み絶縁層３１１ｂとトレンチ（ＤＴＩ：Deep Trench Isolation）構造となる絶縁酸化膜であるＤＴＩ領域３０２によって、その周辺領域から完全に素子分離がなされている。ＤＴＩ領域３０２は、平面視において素子（図３ではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域の周囲全体を取り囲むように活性層３１１ａに形成され、活性層３１１ａの表面から埋め込み絶縁層３１１ｂに達するように形成される。
また、素子の上方には、第１の導電膜３１０が形成されている。第１の導電膜３１０は、平面視において少なくとも前記素子の形成領域の全体を被覆する形状を有する。なお、第１の導電膜３１０は、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有していてもよい。
また、ＤＴＩ領域３０２はその内部に第１の空孔３０３が形成されている。第１の空孔３０３は、平面視においてＤＴＩ領域３０２の形状に沿ってＤＴＩ領域３０２内に形成された少なくとも１つの空洞を含み、かつ、平面視において素子の形成領域の周囲を取り囲む。図３の（ａ）では、第１の空孔３０３は、ドーナツ状、より正確には、丸みを帯びた矩形状の１つの空洞から構成される例を示している。第１の空孔３０３の形状は、図３の（ａ）に限らず、複数の空洞から構成されていてもよい。また、第１の空孔３０３は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
分離された素子内にはコレクタとなるＮ型層３０４があり、Ｎ型層３０４内にベースとなるＰ型層３０５が形成され、さらにＰ型層３０５内にはベースコンタクトとなる濃いＰ型層３０６が形成されている。また、Ｐ型層３０５内にはエミッタとなる濃いＮ型層３０７が形成され、Ｎ型層３０４内のＰ型層３０５から離間した領域にコレクタコンタクトとなる濃いＮ型層３０８が形成されている。また、Ｎ型層３０４の表面とＰ型層３０５の表面との境界に跨るように、ＳＴＩ（Shallow Trench Isolation）３０９が形成されている。また、ＮＰＮバイポーラトランジスタ３０１ａの直上上方には、少なくともＮＰＮバイポーラトランジスタ３０１ａの平面視における上方全体を覆う、半導体基板の活性層３１１ａの厚さよりも厚膜の第１の導電膜３１０が設けられている。また、第１の導電膜３１０は、ＮＰＮバイポーラトランジスタ３０１ａの平面視における上方全体を覆うが、後述する効果を保つ範囲で、一部形成されていない領域があっても構わない。
このような構成とすることでパッケージにかかる応力がＮＰＮバイポーラトランジスタ３０１ａに及ぼす影響が緩和されるメカニズムについて説明する。
まず、温度変動を受けた際に、半導体チップ３０１の上面側にかかる熱応力は第１の導電膜３１０によって、また、半導体チップ３０１の下面側にかかる熱応力はＤＴＩ領域３０２内部の第１の空孔３０３により緩和できる。このようにして半導体チップ３０１の上面側および下面側に個別にかかる熱応力の不均一を低減することが可能となり、半導体チップ３０１の歪みを小さくできるため、バンドギャップ回路を構成するＮＰＮバイポーラトランジスタ３０１ａの特性が変動しない。
また、特性変動が問題となる素子が図１に示す抵抗１０３、１０４および１０５である場合も同様の効果をもたらす。
その結果、回路パラメータが最適化された特性からずれず、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が抑制できる。
なお、発明者らは第１の導電膜３１０のような応力緩和膜よりも第１の空孔３０３を有するＤＴＩ領域３０２からなる絶縁酸化膜の方が応力緩和の効果が大きいこと、および半導体チップ３０１の上面側と下面側に印加される熱応力の不均一性を低減するには、第１の導電膜３１０の膜厚を、第１の空孔３０３を有するＤＴＩ領域３０２が形成された活性層３１１ａの膜厚より厚くすることで達成できることを確認した。
また、半導体チップ３０１をパッケージ内に埋め込んだ際に周囲のパッケージ樹脂によって受ける応力についても、半導体チップ３０１の上面側にかかる応力については第１の導電膜３１０で緩和でき、半導体チップの下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。
図４は、第１の実施形態に係る半導体装置３００のパッケージ自体の応力の緩和効果を示す説明図である。図４の（ｄ）はリフロー後の半導体チップ３０１の状態をわかり易いように極端に示した半導体チップ３０１箇所の拡大図である。図１３と同様に、図４の（ａ）〜（ｃ）に示すように、パッケージ樹脂の応力により半導体チップ３０１に歪みが生じて反りが発生するが、本実施形態では図４の（ｄ）において、領域（Ａ）は、平面視において第１の導電膜３１０、および、ＤＴＩ領域３０２内の第１の空孔３０３がない領域を示す。領域（Ｂ）は、平面視において第１の導電膜３１０の形成される領域、ＤＴＩ領域３０２内の第１の空孔３０３を有する領域、および、ＮＰＮバイポーラトランジスタ３０１ａが形成される領域を示す。領域（Ａ）では図１３と同様に反りが発生しているのに対し、領域（Ｂ）では応力が緩和され、反りが小さいことがわかる。
また、パッケージとしてみた場合、リフロー後においてＮＰＮバイポーラトランジスタ３０１ａが形成された領域の歪みを小さくできるため、たとえ長期間経過によってパッケージ樹脂の応力緩和が起こっても、ＮＰＮバイポーラトランジスタ３０１ａの形成領域における歪みの変動が小さいため、長期安定性も確保できる。
以上説明してきたように本実施形態に係る半導体装置３００は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップ３０１と、半導体チップ３０１の周囲を被覆する樹脂モールド４０６とを備えた半導体装置３００であって、ＳＯＩ基板内部の活性層であって回路を構成する素子（例えばＮＰＮバイポーラトランジスタ３０１ａ）が形成された活性層３１１ａと、ＳＯＩ基板内部の埋め込み絶縁層であって活性層３１１ａに接する埋め込み絶縁層３１１ｂと、平面視において素子の形成領域の周囲全体を取り囲むように活性層３１１ａに形成され、前記活性層３１１ａの表面から埋め込み絶縁層３１１ｂに達するＤＴＩ領域３０２と、素子の上方に形成された第１の導電膜３１０とを備える。ＤＴＩ領域３０２はＤＴＩ領域３０２の内部に第１の空孔３０３を有し、第１の導電膜３１０の膜厚は前記活性層３１１ａの厚さよりも厚い。
この構成によれば、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能である。
ここで、第１の空孔３０３は、平面視においてＤＴＩ領域３０２の形状に沿ってＤＴＩ領域３０２内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域の周囲を取り囲んでもよい。
ここで、第１の導電膜３１０は、平面視において少なくとも素子の形成領域の全体を被覆する形状、または、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有してもよい。
ここで、第１の空孔３０３は、真空である、または、気体もしくは活性層３１１ａよりもヤング率が小さい物質で満たされていてもよい。
ここで、上記の素子は、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路および差動アンプのうちの少なくとも１つを含んでいてもよい。
（第１の実施形態の変形例）
図５は第１の実施形態の変形例に係る半導体装置３００に含まれる半導体チップを示す平面透視図および断面図である。
図５の（ａ）は半導体装置３００の一部の平面透視図である。図５の（ｂ）は図５の（ａ）の線Ａ−Ａ箇所における断面図である。
図５に示す半導体チップ３０１は、図３と比較して、第１の層間絶縁膜３１６中にシールリング５０２が追加されている点が異なる。以下、異なる点を中心に説明する。
保護膜３１７および第１の層間絶縁膜３１６は、いずれも絶縁膜である。保護膜３１７は半導体チップ３０１を保護するための保護膜でもある。
第１の層間絶縁膜３１６は、活性層３１１ａと第１の導電膜３１０との間に形成される絶縁膜である。
シールリング５０２は、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲い、第１の層間絶縁膜３１６に形成される。シールリング５０２は、第１の層間絶縁膜３１６を貫通して活性層３１１ａと第１の導電膜３１０に接してもよい。シールリング５０２は、第１の層間絶縁膜３１６中に形成された２層以上の配線５１３、５１５と、配線に接続される接続導電膜５１２、５１４、５１６とを含む。
配線５１５の上面は第１の導電膜３１０と接触している。これら接続導電膜５１２、配線５１３、接続導電膜５１４および配線５１５は、いわゆるシールリング構造を形成している。但し、ＤＴＩ領域３０２と接続導電膜５１２とは必ずしも接している必要はない。
ここで、少なくとも配線５１３と配線５１５は、多層配線構造におけるいずれかの配線層の配線であって、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲うように形成されている。また、接続導電膜５１２、接続導電膜５１４はそれぞれ上下に隣接する配線５１３、配線５１５と接触し、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲全体を囲う溝形状（配線形状）としているが、配線５１３や配線５１５と接触するビア形状としても構わない。但し、接続導電膜５１２および接続導電膜５１４は、連続した配線形状とした方が応力緩和の効果は大きい。なお、接続導電膜５１２、配線５１３、接続導電膜５１４、配線５１５を全て配線形状とする場合は、素子に接続される回路配線が通る箇所だけ、シールリング５０２に適宜開口部を設けた構造とすればよい。
本変形例では、このように下方の活性層３１１ａと上方の第１の導電膜３１０とを積層構造のシールリング５０２によって接続し、ＮＰＮバイポーラトランジスタ３０１ａの周囲上方の全体を囲む構造となっている。
このような構成では、第１の実施形態で示した緩和効果に加え、活性層３１１ａと第１の導電膜３１０に接する複数の積層された導電膜構造による支柱効果により、図４の（ｄ）に示した素子が形成された領域（Ｂ）の歪みを更に低減することができる。
また、この支柱効果は、シールリング５０２による支柱の底面が素子（ＮＰＮバイポーラトランジスタ３０１ａ等）とＤＴＩ領域３０２との間の位置に配置されることで最大限の効果を生む。この配置により、第１の導電膜３１０とシールリング５０２の支柱自体が応力によって歪むのを抑制し、逆にＤＴＩ領域３０２内の第１の空孔３０３が歪むことによって、シールリング５０２の支柱より外側の応力を緩和する役割を果たす。
また、バリエーションとして、シールリング５０２支柱が素子を多重に囲む構造やＤＴＩ領域３０２が素子を多重に囲む構造の方が効果は大きいが、逆にチップサイズが大きくなるため、応力緩和の要求レベルと１ウエハ当たりの半導体チップ３０１の取れ数との兼ね合いで適切な構造を選択すればよい。
以上説明してきたように本変形例に係る半導体装置３００は、活性層３１１ａと第１の導電膜３１０との間に形成された第１の層間絶縁膜３１６と、第１の層間絶縁膜３１６を貫通して活性層３１１ａと第１の導電膜３１０に接するシールリング５０２とをさらに備え、シールリング５０２は、平面視において素子の周囲全体を取り囲む。
この構成によれば、上記の支柱効果によって半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
ここで、シールリング５０２は、第１の層間絶縁膜３１６中に形成された２層以上の配線５１３、５１５と、２層以上の配線５１３、５１５同士を接続する導電膜（例えば接続導電膜５１４）とを含んでもよい。
（第２の実施形態）
図６は第２の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す変面透視図と断面図である。
図６の（ａ）は半導体チップの一部の平面透視図である。図６の（ｂ）は図６の（ａ）の線Ａ−Ａ箇所における断面図である。
図６に示す半導体チップ３０１は、図５と比較して、第１の導電膜３１０の形状及び保保護膜３１７の形状が異なっている点、第２の導電膜６１０が追加された点、および、第２の空孔６１１が追加された点とが異なっている。そこで、以下ではこの相違点を中心に説明する。
第１の導電膜３１０は、平面視において素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域の周囲全体を取り囲む形状を有する。
保護膜３１７は、第１の導電膜３１０、第２の導電膜６１０、第２の空孔６１１を被覆する形状を有している。
第２の導電膜６１０は、第１の導電膜３１０と同層に形成され、平面視において第１の導電膜３１０の周囲全体を取り囲むように形成されている。
上記の保護膜３１７は、第１の導電膜３１０と第２の導電膜６１０との間に第２の空孔６１１を有している。
本実施形態では半導体チップ３０１は、第１の導電膜３１０および第２の導電膜６１０を含む少なくとも２本以上の複数本の配線形状を示し、それらはＮＰＮバイポーラトランジスタ３０１ａの上方において、ＮＰＮバイポーラトランジスタ３０１ａの周囲を取り囲む２重以上のリング形状となっている。但し、必ずしもリング形状に限定されるわけではなく、ＮＰＮバイポーラトランジスタ３０１ａの上方にランダムに配置されていても構わない。
また、２重以上のリング形状の導電膜間を埋める保護膜３１７には第２の空孔６１１が形成されている。第２の空孔６１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかである。
さらに、第２の導電膜６１０の厚さは半導体基板の活性層３１１ａの膜厚よりも厚い。
このような構成とすることで半導体装置３００のパッケージにかかる応力がＮＰＮバイポーラトランジスタ３０１ａに及ぼす影響が緩和されるメカニズムについて説明する。
まず、温度変動を受けた際に、半導体チップ３０１の上面側にかかる熱応力は第２の空孔６１１によって、また、半導体チップ３０１の下面側にかかる熱応力はＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。このようにして半導体チップ３０１の上面側および下面側に個別にかかる熱応力の不均一を低減することが可能となり、半導体チップ３０１の歪みを小さくできるため、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタ３０１ａの特性が変動しない。また、特性変動が問題となる素子が抵抗１０３、１０４および１０５である場合も同様の効果をもたらす。
その結果、回路パラメータが最適化された特性からずれず、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が抑制できる。
なお、発明者らは半導体チップ３０１の上面側と下面側に印加される熱応力の不均一性を低減するには、第２の導電膜６１０の膜厚を、第１の空孔３０３を有するＤＴＩ領域３０２が形成された活性層３１１ａの膜厚より厚くすることで、第２の空孔６１１を第１の空孔３０３よりも大きくすることができるために、容易に達成できることを確認した。
また、半導体チップ３０１をパッケージ内に埋め込んだ際に周囲のパッケージ樹脂によって受ける応力についても、半導体チップ３０１の上面側にかかる応力については第２の空孔６１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。
なお、ＮＰＮバイポーラトランジスタ３０１ａが形成された領域の歪みを低減するために、平面視において、第２の空孔６１１はＮＰＮバイポーラトランジスタ３０１ａより外側に配置されることが好ましく、さらに多重構造であることがより好ましい。
但し、第２の空孔６１１は必須の構成ではなく、第１の導電膜３１０と第２の導電膜６１０間を埋める保護膜３１７として応力緩和効果の高い絶縁膜を選択すれば、第２の空孔６１１と同様の効果をもたらす。
以上説明してきたように本実施形態に係る半導体装置３００は、第１の導電膜３１０と同層に形成され、平面視において第１の導電膜３１０の周囲全体を取り囲むように形成された第２の導電膜６１０と、第１の導電膜３１０と前記第２の導電膜６１０との間を埋める保護膜３１７とをさらに備え、保護膜３１７は、第１の導電膜３１０と第２の導電膜６１０との間に第２の空孔６１１を有している。
この構成によれば、半導体チップ３０１をパッケージ化する際に周囲のパッケージ樹脂によって受ける応力について、半導体チップ３０１の上面側にかかる応力については第２の空孔６１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。これによって、半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
ここで、第２の空孔６１１は、平面視において第１の導電膜３１０の外形に沿って第１の導電膜３１０と第２の導電膜６１０との間に形成された少なくとも１つの空洞を含み、かつ、平面視において第１の導電膜３１０の周囲を取り囲んでもよい。
ここで、側面視において第２の空孔６１１の上下方向の大きさは第１の空孔３０３の上下方向の大きさよりも大きくてもよい。
また、本実施形態に係る半導体装置３００は、素子の上方に、第１の導電膜３１０と同層に形成された第２の導電膜６１０を備え、第２の導電膜６１０の膜厚は、活性層３１１ａの厚さよりも厚い。
ここで、第１の導電膜３１０と第２の導電膜６１０との間を埋める保護膜３１７をさらに備え、保護膜３１７は、第１の導電膜３１０と第２の導電膜６１０との間に第２の空孔６１１を有し、側面視において第２の空孔６１１の上下方向の大きさは第１の空孔３０３の上下方向の大きさよりも大きくてもよい。
ここで、第１の導電膜３１０は、平面視において素子の形成領域の周囲全体を取り囲むように形成されていてもよい。
ここで、第２の空孔６１１は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
（第３の実施形態）
図７は第３の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す平面透視図および断面図である。
図７の（ａ）は半導体チップ３０１の一部の平面透視図である。図７の（ｂ）は図７の（ａ）の線Ａ−Ａ箇所における断面図である。
図７の半導体チップ３０１は、図５と比較して、第１の導電膜３１０の形状が異なっている点と、第１の導電膜３１０内に第２の空孔７１１を備える点とが異なっている。そこで、以下ではこの相違点を中心に説明する。
第１の導電膜３１０は、平面視において素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域の周囲全体を取り囲むリング形状を有する。但し、必ずしもリング形状に限定されるわけではなく、ＮＰＮバイポーラトランジスタ７００の上方にランダムに配置されていても構わない。
また、第１の導電膜３１０はその内部に第２の空孔７１１を有する。第２の空孔７１１は、平面視において第１の導電膜３１０の形状に沿って第１の導電膜３１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において素子の形成領域を取り囲む。第２の空孔７１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかである。
さらに、第１の導電膜３１０の厚さは活性層３１１ａより厚い。
このような構成とすることで半導体装置３００のパッケージにかかる応力がＮＰＮバイポーラトランジスタ３０１ａに及ぼす影響が緩和されるメカニズムについて説明する。
温度変動を受けた際に、半導体チップ３０１の上面側の熱応力を第２の空孔７１１で、下面側の熱応力をＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。このように、半導体チップ３０１にかかる熱応力の不均一を低減することにより、半導体チップ３０１の歪みを小さくでき、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタ３０１ａや抵抗などの特性が変動しない。また、特性変動が問題となる素子が抵抗１０３、１０４および１０５である場合も同様の効果をもたらす。
その結果、回路パラメータが最適化された特性からずれず、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が抑制できる。
なお、発明者らは半導体チップ３０１の上面側と下面側に印加される熱応力の不均一性を低減するには、第１の導電膜３１０の膜厚を、第１の空孔３０３を有するＤＴＩ領域３０２が形成された活性層３１１ａの膜厚より厚くすることで、第２の空孔７１１を第１の空孔３０３よりも大きくすることができるために、容易に達成できることを確認した。
また、半導体チップ３０１をパッケージ内に埋め込んだ際に周囲のパッケージ樹脂によって受ける応力についても、半導体チップ３０１の上面側にかかる応力については第２の空孔７１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。
なお、ＮＰＮバイポーラトランジスタ３０１ａが形成された領域の歪みを低減するために、平面視において、第２の空孔７１１はＮＰＮバイポーラトランジスタ３０１ａより外側に配置されることが好ましく、さらに多重構造であることがより好ましい。
以上説明してきたように本変形例に係る半導体装置３００において、第１の導電膜３１０は、第１の導電膜３１０の内部に第２の空孔７１１を有している。
この構成によれば、半導体チップ３０１をパッケージ化する際に周囲のパッケージ樹脂によって受ける応力について、半導体チップ３０１の上面側にかかる応力については第２の空孔７１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。これによって、半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
ここで、第１の導電膜３１０は、平面視において素子の形成領域の周囲全体を取り囲むように形成されており、第２の空孔７１１は、平面視において第１の導電膜３１０の形状に沿って第１の導電膜３１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において素子の形成領域を取り囲んでもよい。
ここで、第２の空孔７１１は、真空である、または、気体もしくは活性層３１１ａよりもヤング率が小さい物質で満たされていてもよい。
（第４の実施形態）
図８は、第４の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す平面透視図および断面図である。
図８の（ａ）は半導体チップ３０１の一部の平面透視図である。図８の（ｂ）は図８の（ａ）の線Ａ−Ａ箇所における断面図である。
図８に示す半導体チップ３０１は、図６と比較して、第１の導電膜３１０の形状が異なる点と、第２の導電膜６１０内に第３の空孔８１１を備える点とが異なる。以下、異なる点を中心に説明する。
第１の導電膜３１０は、平面視において少なくとも素子の形成領域の全体を被覆する形状を有する。
第２の導電膜６１０は、第２の導電膜６１０の内部に第３の空孔８１１を有している。第３の空孔８１１は、平面視において第２の導電膜６１０の形状に沿って第２の導電膜６１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において第２の空孔６１１の周囲を取り囲む。
本実施形態では上記した３つの実施形態における効果を併せ持つことができる。
以上説明してきたように本実施形態に係る半導体装置３００は、第２の導電膜６１０は、第２の導電膜６１０の内部に第３の空孔８１１を有している。
この構成によれば、半導体チップ３０１をパッケージ化する際に周囲のパッケージ樹脂によって受ける応力について、半導体チップ３０１の上面側にかかる応力については第２の空孔６１１および第３の空孔８１１で緩和できる。半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。これによって、半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
ここで、第３の空孔８１１は、平面視において第２の導電膜６１０の形状に沿って第２の導電膜６１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において第２の空孔６１１の周囲を取り囲んでもよい。
ここで、第３の空孔８１１は、真空である、または、気体もしくは活性層３１１ａよりもヤング率が小さい物質で満たされていてもよい。
つづいて、半導体装置３００の製造方法について、第４の実施形態において説明した半導体装置３００の製造方法を代表例として取り上げて説明する。
なお、第４の実施形態に示す半導体装置３００の構造は各実施形態における半導体装置の構造をほぼ全て網羅している。そのため、各実施形態の製造方法については、本実施形態の説明から不要な構造の製造工程について適宜削除すれば製造可能である。
図９Ａ〜図９Ｆの（ａ）〜（ｓ）は、図８に示した半導体装置３００の製造方法に含まれる工程を示す断面図を示す。
まず、図９Ａの（ａ）に示すように、支持基板３１１ｃと活性層３１１ａとの間に埋め込み絶縁層３１１ｂを有するＳＯＩ基板を準備する。活性層３１１ａの膜厚は例えば１〜１０μｍ程度とすればよい。
次に、図９Ａの（ｂ）に示すように、例えばフォトリソグラフィー技術、イオン注入技術などを用いて、活性層３１１ａの上部にＮＰＮバイポーラトランジスタ３０１ａを形成する。
次に、図９Ａの（ｃ）に示すように、例えばフォトリソグラフィー技術を用いて、平面視において、ＮＰＮバイポーラトランジスタ３０１ａの周囲全体を取り囲む所定領域に、開口溝９０５がパターニングされたフォトレジストを形成する。ここでは、ＮＰＮバイポーラトランジスタ３０１ａの周囲全体を取り囲むＳＴＩが形成された領域の直上に開口溝９０５を形成しているが、ＳＴＩ上に限定されるものではない。
次に、図９Ａの（ｄ）に示すように、例えばエッチング技術を用いて、活性層３１１ａの所定領域に、下層の埋め込み絶縁層３１１ｂに到達する溝部９０６を形成する。具体的には、所定領域にフォトリソグラフィー法で形成したフォトレジストをマスクとして、埋め込み絶縁層３１１ｂが露出するまで活性層３１１ａをドライエッチ法で除去することで溝部９０６を形成する。溝部９０６は、素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の周囲全体を取り囲む形状とする。この溝部９０６の幅は例えば０．３〜１．０μｍとすればよい。なお、活性層３１１ａ上にあらかじめ絶縁膜を形成し、例えばフォトリソグラフィー法及びドライエッチング法を用いて絶縁膜の所定領域を除去し、残存する絶縁膜をドライエッチングのハードマスクとして活性層３１１ａを除去して埋め込み絶縁層３１１ｂに到達する溝部９０６を形成してもよい。
次に、図９Ｂの（ｅ）に示すように、例えばＣＶＤ法を用いて、溝部９０６内を充填するように活性層３１１ａ上に第１の絶縁膜９０７を形成する。この際、あらかじめ溝部９０６の幅を狭く設定しておくことにより、溝部９０６内が第１の絶縁膜９０７で完全に充填される前に溝部９０６の上部を第１の絶縁膜９０７で塞ぐことが可能である。この結果、溝部９０６内に意図的に第１の空孔３０３を有する絶縁酸化膜を形成することができる。この絶縁酸化膜はＤＴＩ領域３０２を形成する。あるいは、第１の絶縁膜９０７をカバレッジの悪い成膜条件で成膜しても、溝部９０６内に意図的に第１の空孔３０３を有する絶縁酸化膜（つまりＤＴＩ領域３０２）を形成することができる。第１の空孔３０３は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
さらに別の方法として、溝部９０６内に露出した活性層３１１ａを構成するシリコンを熱酸化し、溝部９０６の内壁に沿って絶縁膜を形成した後、例えばＣＶＤ法またはスパッタ法を用いて溝部９０６を導電膜で充填しても構わない。この場合でも、あらかじめ溝部９０６の幅を狭く設定しておくことにより、溝部９０６内が導電膜で完全に充填される前に溝部９０６の上部を導電膜で塞ぐことが可能である。この結果、溝部９０６内に意図的に第１の空孔３０３を形成することができる。あるいは、導電膜をカバレッジの悪い成膜条件で成膜しても、溝部９０６内に意図的に第１の空孔３０３を形成することができる。
次に、図９Ｂの（ｆ）に示すように、活性層３１１ａの表面を露出するように、例えばフォトリソグラフィー法及びエッチング法を用いて、活性層３１１ａの所定領域の第１の絶縁膜９０７を除去し、溝部９０６内に第１の空孔３０３を有する絶縁酸化膜であるＤＴＩ領域３０２を形成する。これにより、ＮＰＮバイポーラトランジスタは下方が埋め込み絶縁層３１１ｂで覆われ、側方の周囲全体が絶縁酸化膜であるＤＴＩ領域３０２で覆われることによって、その周囲外方に形成された他の素子及び支持基板３１１ｃと電気的に完全に分離される。なお、所定領域は、溝部９０６を覆う領域以外の領域としている。これにより、ＤＴＩ領域３０２の直上に第１の絶縁膜９０７を薄く残している。
次に、図９Ｂの（ｇ）に示すように、活性層３１１ａの上方全体を覆うように、例えばＣＶＤ法を用いて絶縁膜を形成し、引き続き例えばＣＭＰ法を用いてこの絶縁膜を研磨して表面を平坦化することにより、層間絶縁膜３１６ａを形成する。
次に、図９Ｂの（ｈ）に示すように、例えばフォトリソグラフィー法及びドライエッチング法を用いて、ＮＰＮバイポーラトランジスタ３０１ａの周囲を囲むように層間絶縁膜３１６ａを貫通する溝形状の開口部９１１を形成する。なお、開口部９１１は横方向に連続しており、平面視でＮＰＮバイポーラトランジスタ３０１ａの形成領域の周囲全体を囲う溝である。
次に、図９Ｃの（ｉ）に示すように、例えばＣＶＤ法またはスパッタ法を用いて、開口部９１１内を充填すると共に層間絶縁膜３１６ａ上に例えばタングステン膜からなる導電膜を形成した後、開口部９１１内以外の導電膜を例えばＣＭＰ法及びドライエッチング法を用いて除去する。これにより、開口部９１１内に導電膜が埋め込まれた接続導電膜５１２を形成する。なお、接続導電膜５１２は、活性層３１１ａの所定領域と上層に形成される配線層の配線とを接続するコンタクトプラグと同時に形成すれば、製造工程および製造コストの増加を防止することができる。
次に、図９Ｃの（ｊ）に示すように、層間絶縁膜３１６ａの表面に露出する接続導電膜５１２を覆うように、例えばアルミニウム膜からなる導電膜を形成した後、例えばフォトリソグラフィー法とドライエッチング法を用いて導電膜の不要な部分を除去し、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲むように、配線５１３を形成する。なお、配線５１３は配線層の他の配線と同時に形成すれば、製造工程および製造コストの増加を防止することができる。
次に、図９Ｃの（ｋ）に示すように、層間絶縁膜３１６ａ上に配線５１３の周囲を覆うように、例えばＣＶＤ法を用いて絶縁膜を形成した後、例えばＣＭＰ法を用いて研磨を行うことで表面を平坦にすることにより層間絶縁膜３１６ｂを形成する。続いて、例えばフォトリソグラフィー法及びドライエッチング法を用いて、層間絶縁膜３１６ｂを貫通し、配線５１３に到達する開口部を形成する。
続いて、例えばＣＶＤ法またはスパッタ法を用いて、開口部内を充填すると共に層間絶縁膜３１６ｂ上に例えばタングステン膜からなる導電膜を形成した後、開口部内以外の導電膜を例えばＣＭＰ法及びドライエッチング法を用いて除去する。これにより、開口部内に導電膜が埋め込まれた接続導電膜５１４を形成する。なお、接続導電膜５１４は、下層の配線と上層に形成される配線とを接続するコンタクトプラグと同時に形成すれば、製造工程および製造コストの増加を防止することができる。
続いて、層間絶縁膜３１６ｂの表面に露出する接続導電膜５１４を覆うように、例えばアルミニウム膜からなる導電膜を形成した後、例えばフォトリソグラフィー法とドライエッチング法を用いて導電膜の不要な部分を除去し、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲むように、配線５１５を形成する。なお、配線５１５は他の配線と同時に形成すれば、製造工程および製造コストの増加を防止することができる。
次に、図９Ｃの（ｌ）に示すように、層間絶縁膜３１６ｂ上に配線５１５の周囲を覆うように、例えばＣＶＤ法を用いて絶縁膜を形成した後、例えばＣＭＰ法を用いて研磨を行うことで表面を平坦にして層間絶縁膜３１６ｃを形成する。
次に、図９Ｄの（ｍ）に示すように、例えばフォトリソグラフィー法及びドライエッチング法を用いて、層間絶縁膜３１６ｃを貫通し、配線５１５に到達する開口部９１８を形成する。
次に、図９Ｄの（ｎ）に示すように、例えばスパッタ法を用いて、開口部９１８の内壁と底面、および層間絶縁膜３１６ｃ上にメッキのシード膜となるＣｕ、ＴｉあるいはＴａ、またはそれを含む化合物からなる導電膜９１９を成膜する。
次に、図９Ｄの（ｏ）に示すように、導電膜９１９上にフォトレジストを塗布し、厚膜配線を形成する領域のレジストを例えばリソグラフィ法を用いて除去し、レジストパターン９２０を形成する。このレジストパターン９２０は、平面視において開口部９１８を含むＮＰＮバイポーラトランジスタ３０１ａの直上上方の領域全体に第１の開口部９２１を形成すると共に、第１の開口部９２１の外側に第１の開口部９２１から離間して第１の開口部９２１の周囲を取り囲むように第２の開口部９２２を形成する。
次に、図９Ｅの（ｐ）に示すように、電解メッキ法を用いて、シードとなる導電膜９１９上に厚膜の第１の導電膜３１０を第１の開口部９２１内に成長すると共に、厚膜の第２の導電膜６１０を第２の開口部９２２内に成長する。
第１の導電膜３１０、第２の導電膜６１０の膜厚はメッキ時間の調整により、活性層３１１ａの膜厚より厚く、例えば、３〜３０μｍの膜厚に形成する。また、このとき、あらかじめ第２の開口部９２２の幅を小さく設定しておけば、厚膜配線となる第２の導電膜６１０内に第３の空孔８１１を意図的に形成できる。また、メッキの成長条件を変更することでも第３の空孔８１１を意図的に形成できる。なお、第３の空孔８１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
次に、図９Ｅの（ｑ）に示すように、レジストパターン９２０を構成するフォトレジストをアッシング及び洗浄により除去し、第１の導電膜３１０および第３の空孔８１１を内包する第２の導電膜６１０を形成する。
次に、図９Ｆの（ｒ）に示すように、例えばエッチング法を用いて、表面に残存する不要なシード膜である導電膜９１９を除去する。
次に、図９Ｆの（ｓ）に示すように、厚膜配線となる第１の導電膜３１０および第２の導電膜６１０上を含む層間絶縁膜３１６ｃ上に、例えばＣＶＤ法を用いて、酸化膜あるいは窒化膜などの絶縁膜またはポリイミドなどの樹脂膜からなる保護膜３１７を形成する。このとき、あらかじめ第１の導電膜３１０と第２の導電膜６１０との間の幅を小さく設定することで、第１の導電膜３１０と第２の導電膜６１０との間に容易に第２の空孔６１１を形成することができる。また、保護膜３１７の形成時にカバレッジの悪い成膜条件を使用することでも容易に第２の空孔６１１を形成することができる。なお、第２の空孔６１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
以上説明してきたように本実施形態における半導体装置３００の製造方法は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップ３０１と、半導体チップ３０１の周囲を被覆する樹脂モールド４０６とを備えた半導体装置３００の製造方法であって、活性層と埋め込み絶縁層とを含むＳＯＩ基板を準備する工程（図９Ａの（ａ））と、活性層に回路を構成する素子を形成する工程（図９Ａの（ｂ））と、素子の形成領域の周囲全体を囲むように活性層を貫通する溝を形成する工程（図９Ａの（ｄ））と、活性層上に第１の絶縁膜を形成しつつ、かつ、第１の絶縁膜で溝部が完全に充填される前に前記溝部を塞ぐことによって溝部に第１の空孔を形成する工程（図９Ｂの（ｅ））と、活性層の上方に、活性層の膜厚よりも厚い膜厚を有する第１の導電層を形成する工程（図９Ｅの（ｐ））とを有する。
以上の実施形態においては、基準電圧発生回路として、バイポーラトランジスタと抵抗を用いた構成を説明したが、これら以外に、例えば、ツェナーダイオードを用いた基準電圧発生回路など、高い精度が要求されるアナログ回路や回路同士の差異が同等であることが要求される場合において、本発明の構成が有効に機能する。
なお、全実施形態を通じて、本発明の適用で特に効果がもたらされる素子としては、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路、差動アンプまたはそれらの組合せを例示することができる。
以上、複数の態様に係る半導体装置およびその製造方法について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
本開示の半導体装置は、特に、電池の計測やセンサーの計測を必要とする、電気自動車、ハイブリット自動車、モバイル機器、メータ機器など多岐に渡る商品への利用において有用である。
１０１、１０２、３０１ａ ＮＰＮバイポーラトランジスタ
１０３、１０４、１０５ 抵抗
１０６ オペアンプ
１０７、１０８、１０９、２０１ 絶縁酸化膜
３００ 半導体装置
３０１ 半導体チップ
３０２ ＤＴＩ領域
３０３ 第１の空孔
３０４ Ｎ型層
３０５ Ｐ型層
３０６ 濃いＰ型層
３０７、３０８ 濃いＮ型層
３１０ 第１の導電膜
３１１ａ 活性層
３１１ｂ 埋め込み絶縁層
３１１ｃ 支持基板
３１６ 第１の層間絶縁膜
３１６ａ、３１６ｂ、３１６ｃ 層間絶縁膜
３１７ 保護膜
４０６ 樹脂モールド
５０２ シールリング
５１２、５１４、５１６ 接続導電膜
５１３、５１５ 配線
６１０ 導電膜
６１１、７１１ 第２の空孔
８１１ 第３の空孔

Claims (20)

  1. 回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置であって、
    前記ＳＯＩ基板内部の活性層であって前記回路を構成する素子が形成された活性層と、
    前記ＳＯＩ基板内部の埋め込み絶縁層であって前記活性層に接する埋め込み絶縁層と、
    平面視において前記素子の形成領域の周囲全体を取り囲むように前記活性層に形成され、前記活性層の表面から前記埋め込み絶縁層に達するＤＴＩ（Deep Trench Isolation）領域と、
    前記素子の上方に形成された第１の導電膜とを備え、
    前記ＤＴＩ領域は前記ＤＴＩ領域の内部に第１の空孔を有し、
    前記第１の導電膜の膜厚は前記活性層の厚さよりも厚い
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の空孔は、平面視において前記ＤＴＩ領域の形状に沿って前記ＤＴＩ領域内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域の周囲を取り囲む
    半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第１の導電膜は、平面視において少なくとも前記素子の形成領域の全体を被覆する形状、または、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有する
    半導体装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記活性層と前記第１の導電膜との間に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜を貫通して前記活性層と前記第１の導電膜に接するシールリングとをさらに備え、
    前記シールリングは、平面視において前記素子の周囲全体を取り囲む
    半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記シールリングは、前記第１の層間絶縁膜中に形成された２層以上の配線と、前記２層以上の配線同士を接続する導電膜とを含む
    半導体装置。
  6. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１の導電膜と同層に形成され、平面視において前記第１の導電膜の周囲全体を取り囲むように形成された第２の導電膜と、
    前記第１の導電膜と前記第２の導電膜との間を埋める保護膜とをさらに備え、
    前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有している
    半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２の空孔は、平面視において前記第１の導電膜の外形に沿って前記第１の導電膜と前記第２の導電膜との間に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第１の導電膜の周囲を取り囲む
    半導体装置。
  8. 請求項６または７に記載の半導体装置において、
    側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きい
    半導体装置。
  9. 請求項６、７または８に記載の半導体装置において、
    前記第２の導電膜は、前記第２の導電膜の内部に第３の空孔を有している
    半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第３の空孔は、平面視において前記第２の導電膜の形状に沿って前記第２の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第２の空孔の周囲を取り囲む
    半導体装置。
  11. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記素子の上方に、前記第１の導電膜と同層に形成された第２の導電膜を備え、
    前記第２の導電膜の膜厚は、前記活性層の厚さよりも厚い
    半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１の導電膜と前記第２の導電膜との間を埋める保護膜をさらに備え、
    前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有し、
    側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きい
    半導体装置。
  13. 請求項６〜１０のうちのいずれか１項に記載の半導体装置において、
    前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されている
    半導体装置。
  14. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１の導電膜は、前記第１の導電膜の内部に第２の空孔を有している
    半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されており、
    前記第２の空孔は、平面視において前記第１の導電膜の形状に沿って前記第１の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域を取り囲む
    半導体装置。
  16. 請求項１〜１５のうちのいずれか１項に記載の半導体装置において、
    前記第１の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされている
    半導体装置。
  17. 請求項６〜１０、１２、１４、１５のうちのいずれか１項に記載の半導体装置において、
    前記第２の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされている
    半導体装置。
  18. 請求項９または１０に記載の半導体装置において、
    前記第３の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされている
    半導体装置。
  19. 請求項１〜１８のうちのいずれか１項に記載の半導体装置において、
    前記素子は、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路および差動アンプのうちの少なくとも１つを含む
    半導体装置。
  20. 回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置の製造方法であって、
    活性層と埋め込み絶縁層とを含む前記ＳＯＩ基板を準備する工程と、
    前記活性層に、回路を構成する素子を形成する工程と、
    前記素子の形成領域の周囲全体を囲むように活性層を貫通する溝を形成する工程と、
    前記活性層上に第１の絶縁膜を形成しつつ、かつ、第１の絶縁膜で前記溝部が完全に充填される前に前記溝部を塞ぐことによって前記溝部に第１の空孔を形成する工程と、
    前記活性層の上方に、前記活性層の膜厚よりも厚い膜厚を有する第１の導電層を形成する工程とを有する
    半導体装置の製造方法。
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