JP5466203B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来の半導体装置としては、例えば特許文献１または非特許文献１に記載されたものがある。特許文献１に記載の半導体装置においては、第１の半導体チップ上に第２の半導体チップがフリップチップ実装されている。これらの第１および第２の半導体チップ間には、アンダーフィル樹脂が充填されている。
一方、非特許文献１に記載の半導体装置においては、第１の半導体チップ上に、シールリングを介して、第２の半導体チップが載置されている。第２の半導体チップは、第１の半導体チップに比べて面積が小さく、第１の半導体チップの一部領域上に設けられている。この第２の半導体チップの縁部に沿って、上記シールリングが設けられている。これにより、第１および第２の半導体チップの間の領域は、シールリングによって気密に封止されている。そして、この気密封止された領域において、両チップが接続端子によって互いに電気的に接続されている。
特開２００３−１７６５４号公報 Bernard Levine, "SYSTEM-IN-PACKAGE: Growing Markets, Ongoing Uncertainty", SEMICONDUCTOR MANUFACTURING, March 2004, p.47-61
特許文献１の半導体装置では、第１および第２の半導体チップ間にアンダーフィル樹脂を充填することにより、両チップ間の接続信頼性を確保している。ところが、両チップを接続するバンプ等の導電部材どうしの間隔を狭くし過ぎると、両チップ間にアンダーフィル樹脂を充分に注入することが困難となる。それにより、上記導電部材を高密度に形成することが妨げられてしまう。換言すれば、両チップ間の接続密度の向上が妨げられてしまう。
これに対して、非特許文献１の半導体装置によれば、第１および第２の半導体チップ間の間隙をシールリングで気密封止することによって、当該間隙にアンダーフィル樹脂を充填することなく、両チップ間の接続信頼性を長期的に維持することが可能となる。したがって、第１および第２の半導体チップ間にシールリングを設けることは、両チップ間の接続密度を向上させる上で好ましい。
しかしながら、その一方で、同文献の半導体装置においては、第２の半導体チップの信号を外部に取り出すための信号経路を、シールリングを迂回するように設けなければならない。したがって、第２の半導体チップの信号は、第１の半導体チップの内部配線を経由して外部に取り出されることとなる。そのため、信号経路の電気抵抗が増大し、半導体装置の電気特性の劣化につながってしまう。
本発明による半導体装置は、第１の半導体チップと、上記第１の半導体チップと所定の間隔を置いて、当該第１の半導体チップの一面上に設けられた第２の半導体チップと、上記第１および第２の半導体チップ間に介在するシールリングと、を備え、上記第１および第２の半導体チップ間には、上記シールリングの内側の領域である内部領域と、上記シールリングの外側の領域である外部領域とが設けられていることを特徴とする。
この半導体装置においては、第１および第２の半導体チップ間に、シールリングに囲まれた領域（内部領域）と囲まれない領域（外部領域）とが設けられている。これにより、内部領域だけでなく外部領域においても、両チップを電気的に接続することが可能となる。したがって、この外部領域を利用することにより、一方のチップの信号を、他方のチップの内部配線を経由することなしに取り出すことができる。このため、信号経路の電気抵抗を小さく抑えることができる。
本発明によれば、電気特性に優れた半導体装置が実現される。
本発明による半導体装置の第１実施形態を示す断面図である。 図１の半導体装置における内部領域および外部領域を説明するための断面図である。 本発明による半導体装置の第１実施形態を示す平面図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。 本発明による半導体装置の第２実施形態を示す断面図である。 実施形態に係る半導体装置の変形例を示す断面図である。 実施形態に係る半導体装置の変形例を示す断面図である。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、半導体チップ１０（第１の半導体チップ）、半導体チップ２０（第２の半導体チップ）、およびシールリング３０を備えている。
半導体チップ２０は、半導体チップ１０と所定の間隔を置いて、半導体チップ１０の面Ｓ１上に設けられている。本実施形態において、半導体チップ１０は半導体チップ２０よりもチップ面積が大きい。半導体チップ１０および半導体チップ２０は、例えば、それぞれメモリチップおよびロジックＬＳＩチップである。
これらの半導体チップ１０と半導体チップ２０との間には、シールリング３０が介在している。すなわち、半導体チップ２０は、シールリング３０を介して半導体チップ１０上に載置されている。図２に示すように、半導体チップ１０および半導体チップ２０間には、シールリング３０の内側の領域である内部領域Ｄ１と、シールリング３０の外側の領域である外部領域Ｄ２とが設けられている。同図においては、半導体装置１の構成要素うち、半導体チップ１０，２０およびシールリング３０のみを示し、その他の図示を省略している。
内部領域Ｄ１は、シールリング３０で包囲されることにより、気密に封止されている。この内部領域Ｄ１は、窒素またはアルゴン等の不活性ガスで満たされた状態にあってもよく、真空状態にあってもよい。一方、外部領域Ｄ２は、シールリング３０によって包囲されていない。この領域Ｄ２には、後述する絶縁性樹脂層５０を構成する絶縁性樹脂が充填されている。
内部領域Ｄ１および外部領域Ｄ２のそれぞれには、導電部材３２（第１の導電部材）および導電部材３４（第２の導電部材）が形成されている。導電部材３２，３４は、半導体チップ１０と半導体チップ２０とを電気的に接続する電気的接続手段である。これらの導電部材３２，３４は、シールリング３０と同一の導電材料によって構成されている。
図３は、半導体装置１を示す平面図である。同図においては、後述する絶縁性樹脂層５０、配線層６０、配線６２および外部電極端子６４の図示を省略する一方で、半導体チップ２０の影に隠れた部分（半導体チップ１０と半導体チップ２０との間の間隙部分）を図示している。この図からわかるように、導電部材３２の配列ピッチは、導電部材３４のそれよりも小さい。導電部材３２および導電部材３４の配列ピッチは、例えば、それぞれ１μｍおよび１０μｍである。また、平面視での面積についても、導電部材３２の方が導電部材３４よりも小さい。
図１に戻って、半導体チップ１０の面Ｓ１上には、配線４０が形成されている。配線４０には、上述の導電部材３４が接続されている。また、半導体チップ１０の面Ｓ１上には、半導体チップ２０を覆う絶縁性樹脂層５０（絶縁層）が形成されている。この絶縁性樹脂層５０中には、配線４０に接続された導体ポスト４２（導体プラグ）が埋め込まれている。
絶縁性樹脂層５０上には、配線層６０を介して外部電極端子６４が設けられている。外部電極端子６４は、導体ポスト４２と電気的に接続されている。具体的には、外部電極端子６４は、配線層６０中に形成された配線６２に直接接続されており、この配線６２が導体ポスト４２に直接接続されている。これにより、外部電極端子６４は、上述の導電部材３４と電気的に接続された構成となっている。
図４および図５を参照しつつ、半導体装置１の製造方法の一例を説明する。まず、半導体チップ１０，２０を準備する。このとき、半導体チップ１０はウエハ状態にあることが好ましい。そして、半導体チップ１０上に、シールリング３０ａ、電極３２ａおよび配線４０を形成する。これらのシールリング３０ａ、電極３２ａおよび配線４０の材料としては、例えばＣｕを用いることができる。その後、配線４０上に導体ポスト４２を形成する。導体ポスト４２は、例えば、配線４０を給電層としためっき法により形成することができる。また、半導体チップ２０上には、シールリング３０ｂ、電極３２ｂおよび電極３４ｂを形成する（図４（ａ））。
これらのシールリング３０ｂ、電極３２ｂおよび電極３４ｂは、例えば、Ｃｕ膜およびＳｎ膜の積層構造とすることができる。すなわち、これらは、半導体チップ２０上に形成されたＣｕ膜と、その上に形成されたＳｎ膜とによって構成することができる。
続いて、半導体チップ１０と半導体チップ２０とを接合する。これにより、シールリング３０ａとシールリング３０ｂとで構成されたシールリング３０、電極３２ａと電極３２ｂとで構成された導電部材３２、および配線４０の一部と電極３４ｂとで構成された導電部材３４が形成される（図４（ｂ））。なお、この接合は、不活性ガス雰囲気中または真空中で行うことが好ましい。
次に、モールド法、印刷法またはスピンコート法等により、半導体チップ１０上に絶縁性樹脂層５０を形成する。これにより、上述の外部領域Ｄ２（図２参照）が絶縁性樹脂により封止される（図５（ａ））。この絶縁性樹脂層５０の形成は、真空中で行うことが好ましい。なお、絶縁性樹脂層５０を形成した後、導体ポスト４２を絶縁性樹脂層５０の表面に露出させるために、必要に応じて、絶縁性樹脂層５０を研削してもよい。
続いて、配線６２を含む配線層６０を形成する（図５（ｂ））。さらに、配線６２に接続された外部電極端子６４を形成する。以上の工程を半導体チップ１０がウエハ状態のまま実行した場合には、その後、半導体チップ１０をダイシング等の手段により個片化する。以上により、図１に示す半導体装置１を得る。
本実施形態の効果を説明する。半導体装置１においては、半導体チップ１０と半導体チップ２０と間に、シールリング３０に囲まれた内部領域と囲まれない外部領域とが設けられている。これにより、内部領域だけでなく外部領域においても、両チップを電気的に接続することが可能となる。実際、半導体装置１においては、半導体チップ１０，２０が、外部領域に設けられた導電部材３４によって互いに接続されている。したがって、この外部領域の導電部材３４を利用することにより、半導体チップ２０の信号を、半導体チップ１０の内部配線を経由することなしに取り出すことができる。このため、信号経路の電気抵抗を小さく抑えることができる。これにより、電気特性に優れた半導体装置１が実現されている。
さらに、内部領域がシールリング３０で気密封止されているため、当該領域にアンダーフィル樹脂を充填することなく、半導体チップ１０，２０間の接続信頼性を長期的に維持することができる。また、アンダーフィル樹脂の注入が必要ないため、導電部材３２を高密度に形成することが可能となる。すなわち、チップ１０，２０間の接続の高密度化を図ることができる。
導電部材３４が半導体チップ１０の面Ｓ１上に設けられた配線４０に接続されており、半導体チップ２０の信号はこの配線４０を通って外部に取り出されるように構成されている。この配線４０は、半導体チップ１０の内部に形成される配線に比して、幅や厚みを大きく設計することが可能である。よって、半導体チップ２０から半導体装置１の外部に至る信号経路の電気抵抗を一層低減させることができる。
半導体チップ１０上に絶縁性樹脂層５０が設けられており、その上に外部電極端子６４が設けられている。このため、外部電極端子６４を形成可能な領域の面積が、面積が大きい方のチップ（半導体チップ１０）の面積と略等しくなる。したがって、多数の外部電極端子６４を設けるのに適した構造が実現されている。
絶縁性樹脂層５０中に、導体ポスト４２が設けられている。これにより、簡略な構成で、配線４０と外部電極端子６４との間の電気的接続をとることができる。
内部領域が不活性ガスで満たされた状態または真空状態にある場合、導電部材３２の腐食等を効果的に防止することができる。それにより、半導体チップ１０，２０間の長期的な接続信頼性が一層向上する。
外部領域は、絶縁性樹脂が充填されることにより、樹脂封止されている。これにより、導電部材３４の腐食等を効果的に防止することができる。特に、本実施形態においては、上記内部領域を除いて、半導体チップ１０の全面に絶縁性樹脂層５０が形成されている。このことは、半導体装置１の信頼性の向上に寄与している。
また、半導体装置１の製造において、半導体チップ１０と半導体チップ２０とを接合する工程等を、半導体チップ１０がウエハ状態にある段階で実行した場合、高い生産性を得ることができる。特に、外部電極端子６４を形成するまでの工程をウエハ状態で実行した場合、一層高い生産性が得られる。
絶縁性樹脂層５０の形成を真空中で実行した場合、ボイドの発生を防ぎつつ、外部領域を封止することができる。
（第２実施形態）
図６は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２においては、配線４０の一部が、絶縁膜７０を介して半導体チップ１０の面Ｓ１上に設けられている。すなわち、半導体チップ１０上に絶縁膜７０が形成されており、その上に配線４０の一部が形成されている。具体的には、配線４０のうち導電部材３４に接続された部分が半導体チップ１０上に直接形成される一方で、導体ポスト４２に接続された部分が絶縁膜７０上に形成されている。この絶縁膜７０は、有機絶縁膜であることが好ましい。半導体装置２のその他の構成は、半導体装置１と同様である。
かかる構成の半導体装置２は、半導体装置１について説明した効果に加えて、次の効果を奏することができる。すなわち、配線４０と半導体チップ１０との間に絶縁膜７０が介在しているため、両者間の静電容量を低減することができる。このことは、外部電極端子６４への引き出し配線の電気特性の向上につながる。
絶縁膜７０として有機絶縁膜を用いた場合、無機絶縁膜を用いた場合に比して絶縁膜７０を厚く形成することが可能である。よって、配線４０と半導体チップ１０との間の静電容量を一層低減することができる。また、有機絶縁膜の誘電率が比較的小さいことも、上記静電容量の低減に寄与する。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図７に示すように、本発明による半導体装置は、半導体チップ１０の面Ｓ１とは反対側に設けられ、ワイヤボンディングにより半導体チップ１０と接続されたパッケージ基板８０と、半導体チップ１０とは反対側のパッケージ基板８０上に設けられた外部電極端子８２と、を備えていてもよい。同図においては、半導体チップ１０がパッケージ基板８０上に載置されている。半導体チップ１０上の配線４０には、ワイヤ８４の一端が接続されている。ワイヤ８４の他端は、パッケージ基板８０上の電極パッド（図示せず）に接続されている。また、パッケージ基板８０上には、半導体チップ１０，２０を覆うモールド樹脂８６が形成されている。
また、上記各実施形態においては導体ポスト４２と外部電極端子６４とが配線層６０を介して接続された例を示したが、図８に示すように、導体ポスト４２と外部電極端子６４とは互いに直接接続されていてもよい。
上記各実施形態においては半導体チップ２０の側面および上面が共に絶縁性樹脂層５０によって覆われた例を示したが、半導体チップ２０の側面のみが絶縁性樹脂層５０によって覆われた構成としてもよい。すなわち、半導体チップ２０の上面が絶縁性樹脂層５０の表面に露出していてもよい。
１ 半導体装置
２ 半導体装置
１０，２０ 半導体チップ
３０ シールリング
３２，３４ 導電部材
４０ 配線
４２ 導体ポスト
５０ 絶縁性樹脂層
６０ 配線層
６２ 配線
６４ 外部電極端子
７０ 絶縁膜
８０ パッケージ基板
８２ 外部電極端子
８４ ワイヤ
８６ モールド樹脂

Claims (7)

  1. 第１主面と、前記第１主面とは反対側の第２主面を有する配線層と、
    第１表面と、前記第１表面とは反対側の第１裏面を有し、前記配線層の前記第１主面と前記第１裏面が向き合って配置された第１半導体チップと、
    第２表面と、前記第２表面とは反対側の第２裏面を有し、前記第１半導体チップの前記第１表面と前記第２裏面が向き合って配置された第２半導体チップと、
    前記第１半導体チップの前記第１表面と前記第２半導体チップの前記第２裏面との間に配置されたシールリングとを備え、
    平面視において、前記第１半導体チップの前記第１表面、前記第２半導体チップの前記第２裏面および前記シールリングで囲まれた内部領域と、
    前記配線層の前記第１主面と前記第２半導体チップの前記第２裏面の間に在って、前記内部領域を除く外部領域を有し、
    平面視において、前記第２半導体チップの面積は前記第１半導体チップの面積より大きく、
    平面視において、前記配線層の面積は前記第１半導体チップの面積より大きく、
    前記外部領域には絶縁性樹脂が充填されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記内部領域に設けられ、前記第１および第２の半導体チップを電気的に接続する複数の第１導電部材をさらに備えることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記シールリングは、前記複数の第１導電部材と同一の導電材料により構成されていることを特徴とする半導体装置。
  4. 請求項２または３に記載の半導体装置において、
    前記第１半導体チップは、矩形形状を有し、前記第１半導体チップの一辺と前記シールリングとの間に在って、前記一辺に沿って配置された複数の第２導電部材とを備え、
    前記複数の第１導電部材のピッチは前記複数の第２導電部材のピッチより小さいことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記配線層は配線を有し、前記配線は前記配線層の前記第２主面上に配置された外部電極端子へ接続され、前記外部電極端子は前記配線を介して前記複数の第２導電部材と電気的に接続されていることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    平面視において、前記内部領域と前記外部電極端子とは重ならないことを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項に記載の半導体装置において、
    前記内部領域が不活性ガスで満たされた状態または真空状態であることを特徴とする半導体装置。
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