JPS59231839A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59231839A JPS59231839A JP58105717A JP10571783A JPS59231839A JP S59231839 A JPS59231839 A JP S59231839A JP 58105717 A JP58105717 A JP 58105717A JP 10571783 A JP10571783 A JP 10571783A JP S59231839 A JPS59231839 A JP S59231839A
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- chip
- semiconductor
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置、特に半導体隼桔回路装置に関す
る。
る。
半導体集積回路装置（以下ＩＣと称す）において西宮採
用されているパッケージ構造は、樹脂封止（プラスチ、
７り）パッケージとセラミンク等を用いた気密刺止パッ
ケージに大別できる。
用されているパッケージ構造は、樹脂封止（プラスチ、
７り）パッケージとセラミンク等を用いた気密刺止パッ
ケージに大別できる。
樹脂封止パッケージｔま、製造プロセスも比較的簡単で
あり、またコストも安いことから大量生産に適している
。しかしながら、樹脂は水分を浸透しやすぐ、さらに、
樹脂封止体と、その内部に取り付けられている半導体チ
ップ表面との隙間に水が侵入しやすいといつ天産がある
。このように、ＩＣ内に水分が侵入すると！１すｎ、体
チップ表面に形成されたＡｐ、配線の腐食断線が発生す
る７こめ、４：ｉ、４脂月止型１ｃは、（３頼度の点で
問題がある。
あり、またコストも安いことから大量生産に適している
。しかしながら、樹脂は水分を浸透しやすぐ、さらに、
樹脂封止体と、その内部に取り付けられている半導体チ
ップ表面との隙間に水が侵入しやすいといつ天産がある
。このように、ＩＣ内に水分が侵入すると！１すｎ、体
チップ表面に形成されたＡｐ、配線の腐食断線が発生す
る７こめ、４：ｉ、４脂月止型１ｃは、（３頼度の点で
問題がある。
一方、セラミ’７り等を用いた気密側止ＩＣは、信頼性
は高いがその反面セラミ、り部材自体が高価であり、そ
の、ににリードの取イー・］け、ガラス等による封止で
コストＷＳをオぬがれないとい９問題点がある。
は高いがその反面セラミ、り部材自体が高価であり、そ
の、ににリードの取イー・］け、ガラス等による封止で
コストＷＳをオぬがれないとい９問題点がある。
本発明１ｔ１ 上記した点を解決したものでありその目
的（−ｔ、低コストでしかも信頼性の高いＩＣ。
的（−ｔ、低コストでしかも信頼性の高いＩＣ。
ＬＳＩの提供にある。
本願において開示される発明のつぢ代表的なものの（＋
；（要を簡単に説明すれば下記のとおりである・すなわ
ち、半導体装ノブと、気密封止用シチ板とをそなえ、上
記気′Ｍ刊止用蓋板をその全面又は周辺部にそったリン
グ状部で〕・ンダガラス等の気密封止伺によって半導体
チップ表面に直接に接続することにより簡単な方法でＩ
Ｃの形成された半２！ｉ。
；（要を簡単に説明すれば下記のとおりである・すなわ
ち、半導体装ノブと、気密封止用シチ板とをそなえ、上
記気′Ｍ刊止用蓋板をその全面又は周辺部にそったリン
グ状部で〕・ンダガラス等の気密封止伺によって半導体
チップ表面に直接に接続することにより簡単な方法でＩ
Ｃの形成された半２！ｉ。
体チップ表面を外部から完全に遮断し高信頼性をイＧる
ものである。
ものである。
し実施例〕
第１図は本発明による半導体集積回路装置の一実施例を
示す１すを面図である。
示す１すを面図である。
１はチップ支持体で、例えばリードフレーｌ、と称する
一体に連続する金ハの枠体の一部でタブと呼ばれる部分
である。
一体に連続する金ハの枠体の一部でタブと呼ばれる部分
である。
２は半導体基板（チップ）で例えばＳｉ結晶板からなり
その表面にに選択的年刊１物拡散によっ“Ｃ形成された
ｐｎ接合や、バクーニングされたＡｒ１゜配めで集積回
路（Ｉ Ｃ）を’ＷＸ成し、その裏面が前記チップ支持
体にＡｕ、Ｓｉ合金やＡｇペースト等によって接続され
る。
その表面にに選択的年刊１物拡散によっ“Ｃ形成された
ｐｎ接合や、バクーニングされたＡｒ１゜配めで集積回
路（Ｉ Ｃ）を’ＷＸ成し、その裏面が前記チップ支持
体にＡｕ、Ｓｉ合金やＡｇペースト等によって接続され
る。
３は気密封止用葺板で例えばセラミック柑、６′り１Ｍ
ガラス材、金ハ材あるいけＳｉ等からなり、半導体基板
の表面上に対向して設けられ、第２図に示ずように蓋板
の周辺■ｂにそった枠状部分で係留封止Ｕ４によって支
持されかつ接Ｅｚされる。この気密月止伺４は例えばガ
ラス又は半田等の全日Ｕである。上記気密封止用差板３
と気密封正月４とによって（艮積回路の形成された半導
体基板表面が気密刺止される。
ガラス材、金ハ材あるいけＳｉ等からなり、半導体基板
の表面上に対向して設けられ、第２図に示ずように蓋板
の周辺■ｂにそった枠状部分で係留封止Ｕ４によって支
持されかつ接Ｅｚされる。この気密月止伺４は例えばガ
ラス又は半田等の全日Ｕである。上記気密封止用差板３
と気密封正月４とによって（艮積回路の形成された半導
体基板表面が気密刺止される。
５は外部取り出しリードであって、半導体基板周辺部に
設けられた回路の配線端子でらるボンディングハソド６
に半１１１等に」、り直接に接続され、その外端は下方
に折り曲げられている。
設けられた回路の配線端子でらるボンディングハソド６
に半１１１等に」、り直接に接続され、その外端は下方
に折り曲げられている。
破腺の７で囲まれる部分は樹脂成形体で例えばエポキシ
系樹脂からなり、半導体基板２．蓋板３を全［ｎｊで也
い、外ｉ■Ｊｌワリ出しリードの一部を包含させて刺止
する。なおこのｉ；’Ｊ脂成形体を全く省略してもよい
。
系樹脂からなり、半導体基板２．蓋板３を全［ｎｊで也
い、外ｉ■Ｊｌワリ出しリードの一部を包含させて刺止
する。なおこのｉ；’Ｊ脂成形体を全く省略してもよい
。
第３図は気密封ＩＥ用蓋板３が全面で気密別止材４によ
って半導体基板（チップ）２表面に支持さ」ｔかつ接続
された実施例を示している。な卦この実施例では支持体
１をセラミック♂Ｉの絶縁相とし・その周辺部にメタラ
イズ配＃８を介して外部取出しリード５を取り付けてあ
り、チア１表面のボンディングパソド６とメタライズ配
線８との間をＡｕワイヤ９で接続しである。この例では
図示されないが、外部取出しリードの一部をのこして全
体をエポキシ樹脂等でｊ′Ｘｊ止づ−る各偶がある〇第
４δイ１は第１図及び第３図で示した実施例の半導体装
置において多層６紳を有する半導体チップの電極取出し
措造の一例を拡大断面図で示１−ものである。
って半導体基板（チップ）２表面に支持さ」ｔかつ接続
された実施例を示している。な卦この実施例では支持体
１をセラミック♂Ｉの絶縁相とし・その周辺部にメタラ
イズ配＃８を介して外部取出しリード５を取り付けてあ
り、チア１表面のボンディングパソド６とメタライズ配
線８との間をＡｕワイヤ９で接続しである。この例では
図示されないが、外部取出しリードの一部をのこして全
体をエポキシ樹脂等でｊ′Ｘｊ止づ−る各偶がある〇第
４δイ１は第１図及び第３図で示した実施例の半導体装
置において多層６紳を有する半導体チップの電極取出し
措造の一例を拡大断面図で示１−ものである。
同図に２いて、１は支持基板、１０けＳｉ半導体基板、
１１は表面酸化ｊ〆へ（Ｓｉ０２戸）、１２は第１層Ａ
ｊ！配線、１３ｔま層間絶縁ｈ・息となる無イ践絶縁膜
（例えば、リンシリケートガラス（Ｐ Ｓ Ｇ））又は
、樹脂絶縁膜（例えば、ポリイミド系樹脂）１４は、第
２層配線、１５は表面保眼絶縁膜となる無機絶縁膜（例
えばＰＳＧ）又は、樹脂絶縁膜（例えば、ポリイミド系
樹脂）１６はポンディングパッドである。１７は気密封
止用蓋板、１８は有板１７をチップ上に支持し接続する
気密封止Ｕである。１９はボンディングされ７”ＣＡ
ｕワイヤ、２０はエポキシ樹脂モールド体である。
１１は表面酸化ｊ〆へ（Ｓｉ０２戸）、１２は第１層Ａ
ｊ！配線、１３ｔま層間絶縁ｈ・息となる無イ践絶縁膜
（例えば、リンシリケートガラス（Ｐ Ｓ Ｇ））又は
、樹脂絶縁膜（例えば、ポリイミド系樹脂）１４は、第
２層配線、１５は表面保眼絶縁膜となる無機絶縁膜（例
えばＰＳＧ）又は、樹脂絶縁膜（例えば、ポリイミド系
樹脂）１６はポンディングパッドである。１７は気密封
止用蓋板、１８は有板１７をチップ上に支持し接続する
気密封止Ｕである。１９はボンディングされ７”ＣＡ
ｕワイヤ、２０はエポキシ樹脂モールド体である。
第４図において、ボンディングバンド１６に直接に外部
取出しリードを取付けろ場合は半田材等を介して取り付
ける。その場合樹脂モールド体２０は必ずしも設けなく
てもよい。
取出しリードを取付けろ場合は半田材等を介して取り付
ける。その場合樹脂モールド体２０は必ずしも設けなく
てもよい。
第５図Ｆｉｇｉ） １図等で示し１ヒ実施例の半導体装
置において、気密封止用蓋板にＩＣの形成されている８
１基板（チップ）を用いた場合の本発明の実施例を示す
。
置において、気密封止用蓋板にＩＣの形成されている８
１基板（チップ）を用いた場合の本発明の実施例を示す
。
■
すなわち、同図において、１はリードフレーム等のチッ
プ支持体、２１ｆｌ第１の半導体チップでその表面にＩ
Ｃが形成されている。この第２の半導体チップ２２はそ
の表面を第１の半導体チ・ツブ２１の表面に対向させ、
その周辺部にそった枠状部分で気密封正月４によって支
持されかつ接続さＪしている。第１の半導体テップ２１
と第２の坐２．一体チツブ２２との間で対向位置に配線
端子２３゜２４が設けられ、これら端子２３．２４間を
ｖ１接に又は半田層を介して電気的に接続されているこ
とにより第１の半洒イ本チッフ“２１のＩＣと８２Ｊ２
の半導体テンプ２２のＩＣとが有４ｎ的に結合される。
プ支持体、２１ｆｌ第１の半導体チップでその表面にＩ
Ｃが形成されている。この第２の半導体チップ２２はそ
の表面を第１の半導体チ・ツブ２１の表面に対向させ、
その周辺部にそった枠状部分で気密封正月４によって支
持されかつ接続さＪしている。第１の半導体テップ２１
と第２の坐２．一体チツブ２２との間で対向位置に配線
端子２３゜２４が設けられ、これら端子２３．２４間を
ｖ１接に又は半田層を介して電気的に接続されているこ
とにより第１の半洒イ本チッフ“２１のＩＣと８２Ｊ２
の半導体テンプ２２のＩＣとが有４ｎ的に結合される。
第１の半導体テンプの周辺部にボンティングバッド６欠
介して外部取り出し用リード５が取り付けられる。この
実施例の場合、２つのＩＣチップを積層化しているため
、チップ面積を犬酢クシないで、大幅にＩＣの処坊Ｉ能
力を向上することができる。
介して外部取り出し用リード５が取り付けられる。この
実施例の場合、２つのＩＣチップを積層化しているため
、チップ面積を犬酢クシないで、大幅にＩＣの処坊Ｉ能
力を向上することができる。
ＥｒｒＪ６図は支持体に刻し半導体チップの表面を対向
して取りイマ！ける場合の不発明の他の実施例である。
して取りイマ！ける場合の不発明の他の実施例である。
同図において、１は七ラミック等を積層した絶縁材から
なる支持体である。２５０″Ｊ、半導体テンプでその表
面にＩＣが形成されており、この表面を下にして支持体
１上に気密封止材４により支持されかつ接続される。２
６は半導体チップ表面に形成されたＩＣの端子でこの端
子は支持体１表面上に形成されているメタライズ配線端
子２７と直接に又は半田等を介して電気的に接続される
。この支持体表面の配線端子はセラミック積層部の内部
メタライズ配線２８を介して支持基板周辺部のメタライ
ズ配線外部端子２９につながり、この外部ｇ！ａ子２９
に外部取出しリード３０が接続される。
なる支持体である。２５０″Ｊ、半導体テンプでその表
面にＩＣが形成されており、この表面を下にして支持体
１上に気密封止材４により支持されかつ接続される。２
６は半導体チップ表面に形成されたＩＣの端子でこの端
子は支持体１表面上に形成されているメタライズ配線端
子２７と直接に又は半田等を介して電気的に接続される
。この支持体表面の配線端子はセラミック積層部の内部
メタライズ配線２８を介して支持基板周辺部のメタライ
ズ配線外部端子２９につながり、この外部ｇ！ａ子２９
に外部取出しリード３０が接続される。
第７図は、第６図をリードのない半導体装置（リード・
レス・チップ・ギヤリア（以下り、Ｃ，Ｃと略す。））
に実施した場合の断面図を示している。
レス・チップ・ギヤリア（以下り、Ｃ，Ｃと略す。））
に実施した場合の断面図を示している。
同口において、セラミック等の絶縁材からなる気密封止
用葺板３１が、ガラス又は、半田材等による気密封止材
４によって半導体基板（チップ）３２０周辺部に支持か
つ接続されている。気密封止用蓋板３１と半導体基板（
チップ）３２との間で、対向位置に配線端子３３，３４
が設けられ、これら；、：Ｍ子３３ 、３４１ｔｌは、
直接に又は半日１層を介して電気的に接続されている。
用葺板３１が、ガラス又は、半田材等による気密封止材
４によって半導体基板（チップ）３２０周辺部に支持か
つ接続されている。気密封止用蓋板３１と半導体基板（
チップ）３２との間で、対向位置に配線端子３３，３４
が設けられ、これら；、：Ｍ子３３ 、３４１ｔｌは、
直接に又は半日１層を介して電気的に接続されている。
配り端子３４け、気密封止用蓋板３１上部に形成され２
で、メタライズ配線端子（外ｎＲ接続用τ４ｊ１：子）
３５とメタライズ配線３６を介して電気的に接続されて
いる。
で、メタライズ配線端子（外ｎＲ接続用τ４ｊ１：子）
３５とメタライズ配線３６を介して電気的に接続されて
いる。
本実施例を、Ｌ、Ｃ，Ｃ［実施した場合、薄型比又は小
型化して栂造を簡単化できる。
型化して栂造を簡単化できる。
以上実施例で述べた本発明によれは下ｊ７ｊＬのような
理由で前ｈＣ目的が達成できるとともに諸効果を有する
。
理由で前ｈＣ目的が達成できるとともに諸効果を有する
。
（１）半導体チップにおいてＩＣの形成された表面は気
密封止用有板と少なくとも周辺にそったリング状の気密
封止材により完全に外部よりｊＴ５断される。
密封止用有板と少なくとも周辺にそったリング状の気密
封止材により完全に外部よりｊＴ５断される。
（２）気密封止用有板は金へ、ガラス、セラミック等を
使用することにより、これらの材ｆ）を用いた在来のパ
ッケージ製品と同等の耐湿性レベルをもたせる高信頼性
品を提供できる。
使用することにより、これらの材ｆ）を用いた在来のパ
ッケージ製品と同等の耐湿性レベルをもたせる高信頼性
品を提供できる。
（３）在来の気密封止材を用いた在来のパンヶージ製品
に比して構造が簡単に低コストの半導体製品が得られる
。
に比して構造が簡単に低コストの半導体製品が得られる
。
（４）外部取り出しリードを半２４体チップ周辺のパッ
ド部又は支持体周辺部のパッド部に直接に取り付けるこ
とにより在来のワ・イヤを用いる場合に比して構造がさ
らに簡単になる。
ド部又は支持体周辺部のパッド部に直接に取り付けるこ
とにより在来のワ・イヤを用いる場合に比して構造がさ
らに簡単になる。
（５）気密ｔＪ止用葺板にＳｉチッグあるいはＩＣチッ
プを用い半導体基板に対向させることにより半導体装置
のガき費度、および処理能カが向上する。
プを用い半導体基板に対向させることにより半導体装置
のガき費度、および処理能カが向上する。
（６）半導体チップのＩＣ形成面を支持基板、あるいは
気密封止用蓋板に対向させる場合、薄型化又は小型化し
て構造を簡単化できる。
気密封止用蓋板に対向させる場合、薄型化又は小型化し
て構造を簡単化できる。
（７）半導体チップのＩＣ形成而を、ハイプリント基板
又は、セット実装基板に対向させ直接に取イ」けた場合
、ハイブリット基板又ｔ；Ｊ：ｘ セット実装基板を溺
型化、又は小型化でへる。
又は、セット実装基板に対向させ直接に取イ」けた場合
、ハイブリット基板又ｔ；Ｊ：ｘ セット実装基板を溺
型化、又は小型化でへる。
以上本発明者罠よってなされた発明を実施例にもとづき
具体的に説明したが、不発明は上記実施例に限定される
ものではなく、そり要旨を逸脱しない範囲で種々に変更
可能であることはいうまでもない。
具体的に説明したが、不発明は上記実施例に限定される
ものではなく、そり要旨を逸脱しない範囲で種々に変更
可能であることはいうまでもない。
〔利用分Ｈ１１〕
本発明は高信頼性を要する半ｍ体装置一般に適用するこ
ともできる。本発明は樹脂封止半導体装置以外で半導体
チップを配０基板等に直接に実装する場合にも適用でき
るものである。
ともできる。本発明は樹脂封止半導体装置以外で半導体
チップを配０基板等に直接に実装する場合にも適用でき
るものである。
第１図は本発明による半導体装＃Ｊの一部が’ｌ ｆ！
ｌを示す断面図である。 第２図はろＳ１図に対応する一部切り欠き断面平面図で
ある。 第３図は本発明による半導体４・’４ ｆｔ（の仙の一
部施ｆ−０を示す断面図である。 ＥｊＷ ４図ｔｉｔ笛３図にふ・ける一部拡大断面図で
ある。 第５図は本発明による半導体装置のさらに他の一実施例
を示す断面図である。 第６６’Ｊ ＆；ｔ、本発明による半導体装ｆｉＱｊの
さらに他の一実施例を示す断面図である。 第７図は、本発明による半導体装ｕ’１ｉのさらに他の
一実施例を示す断面図である。 トチ、プ支持体、２・・半導体基板（チップ）、：う・
・気密刊止ＪＩ］ψ°ｉ板、４・・・気密列止口、５・
・外部Ｊｐ）り出し用リード、６・・６娘端子（ポンデ
ィフグのパッド）、７・・・＋！′ｉｔ脂成形体、８・
配ａＬｔｔ子、９・・ワイヤ、ｊＯ・・Ｓｉ基板、１１
・・酸化ｊ１す、１２・ｉ＋’： １７ＭＡＩＹ５．１
．３・＝層間絶Ｆ＋ ｔｉ”ｉ、、１４−＠２ ／９４
Ａ 、ｆ２配綜、１５・・保設用絶？ｌ Ｆ、１６・
ポンプイングツゞツド・ １７・・・気密封止用蓋板、
１８・・・気密封止ＩＡ、１９・・ワイヤ、２０・・・
樹脂成形体、２工・・第１の千傅体チップ、２２・・・
第２の半導体チップ、２３ 、２４・・・配線端子、２
５・・半導体チップ、２６．２７・・配線端子、２８・
・・配線、２９・配線端子、３０・・・夕１．ｆａｌｌ
取り出し用リード、３１・・・気密封止用蓋板、３２・
・半導体基板（チップ）３３ 、３４・・６佇端子、３
５・・配線端子（外部接続用端子）、３６・・配線、 第 １ 図 第 ２ 図 ― １ 、 Ｊ 第 ３ 図 ／ 第 ４ 図 第 ５ 図 第 ７ 図
ｌを示す断面図である。 第２図はろＳ１図に対応する一部切り欠き断面平面図で
ある。 第３図は本発明による半導体４・’４ ｆｔ（の仙の一
部施ｆ−０を示す断面図である。 ＥｊＷ ４図ｔｉｔ笛３図にふ・ける一部拡大断面図で
ある。 第５図は本発明による半導体装置のさらに他の一実施例
を示す断面図である。 第６６’Ｊ ＆；ｔ、本発明による半導体装ｆｉＱｊの
さらに他の一実施例を示す断面図である。 第７図は、本発明による半導体装ｕ’１ｉのさらに他の
一実施例を示す断面図である。 トチ、プ支持体、２・・半導体基板（チップ）、：う・
・気密刊止ＪＩ］ψ°ｉ板、４・・・気密列止口、５・
・外部Ｊｐ）り出し用リード、６・・６娘端子（ポンデ
ィフグのパッド）、７・・・＋！′ｉｔ脂成形体、８・
配ａＬｔｔ子、９・・ワイヤ、ｊＯ・・Ｓｉ基板、１１
・・酸化ｊ１す、１２・ｉ＋’： １７ＭＡＩＹ５．１
．３・＝層間絶Ｆ＋ ｔｉ”ｉ、、１４−＠２ ／９４
Ａ 、ｆ２配綜、１５・・保設用絶？ｌ Ｆ、１６・
ポンプイングツゞツド・ １７・・・気密封止用蓋板、
１８・・・気密封止ＩＡ、１９・・ワイヤ、２０・・・
樹脂成形体、２工・・第１の千傅体チップ、２２・・・
第２の半導体チップ、２３ 、２４・・・配線端子、２
５・・半導体チップ、２６．２７・・配線端子、２８・
・・配線、２９・配線端子、３０・・・夕１．ｆａｌｌ
取り出し用リード、３１・・・気密封止用蓋板、３２・
・半導体基板（チップ）３３ 、３４・・６佇端子、３
５・・配線端子（外部接続用端子）、３６・・配線、 第 １ 図 第 ２ 図 ― １ 、 Ｊ 第 ３ 図 ／ 第 ４ 図 第 ５ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 ■、 チップ支持体と、この支持体上に取付けられた半
導体チップと、該半導体テップ表面に対向して設けられ
た気密封止用蓋板と、外部取り出し用リードとを具え、
上記気密封止用蓋板は少なくとも周辺部にそったリング
状部分で気密封止材によって半導体チップ表面に直接に
接続されていることを特徴とする半導体装置。 ２、上記チップ支持体と、半導体チップと、気密封止用
蓋板及び外部取り出し用リードの一部はこれらを包囲す
る樹脂モールド体により封止されている特許請求の範囲
第１項に記載の半導体装置。 ８、上記気密封止用蓋板は金屑、ガラス又はシリコンで
ある特許請求の範囲第１項又は第２項に記載の半導体装
置。 ４・、チップ支持体と、この支持体上に取付けられた第
１の半導体チップと、第１の半導体チ・ツブ表面に対向
【７て設けられた第２の半導体チップと、外部取り出し
用リードとを有し、第２の半導体チップは少なくとも周
辺部にそったリング状部分で気密封止材によって第１の
半導体チ、ノブ面に直接に取イ１けられていることを特
徴とする半導体装ガ。 ５ チップ支持体と、この支持体上に対向して取付けら
れた半導体チップとを有踵」二記半導体チップは少なく
とも周辺部にそったリング状部分で気密封止口によって
支持体主表面に直接に取付けられていることを特徴とす
る半導体装置。 ６、半導体チップと、この半導体チ、ツブ上に対向して
取付けられた気密封止用蓋板を有し、この気密封止用蓋
板は、外部配線端子を具え、上記気密封止用蓋板は、少
くなくとも周辺部に沿ったリング状ｆ？Ｂ分で気密封止
材によって半導体チップ表面に直接に接続されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105717A JPS59231839A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105717A JPS59231839A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231839A true JPS59231839A (ja) | 1984-12-26 |
Family
ID=14415081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105717A Pending JPS59231839A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231839A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2011205129A (ja) * | 2011-06-13 | 2011-10-13 | Renesas Electronics Corp | 半導体装置 |
| CN104465601A (zh) * | 2014-12-26 | 2015-03-25 | 江苏长电科技股份有限公司 | 利用框架封装重布线的倒装封装结构及其制造方法 |
| JP2015185818A (ja) * | 2014-03-26 | 2015-10-22 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| WO2022173295A1 (en) * | 2021-02-11 | 2022-08-18 | Sencio B.V. | Semiconductor lead-on-chip assembly |
-
1983
- 1983-06-15 JP JP58105717A patent/JPS59231839A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2011205129A (ja) * | 2011-06-13 | 2011-10-13 | Renesas Electronics Corp | 半導体装置 |
| JP2015185818A (ja) * | 2014-03-26 | 2015-10-22 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| CN104465601A (zh) * | 2014-12-26 | 2015-03-25 | 江苏长电科技股份有限公司 | 利用框架封装重布线的倒装封装结构及其制造方法 |
| WO2022173295A1 (en) * | 2021-02-11 | 2022-08-18 | Sencio B.V. | Semiconductor lead-on-chip assembly |
| NL2027540B1 (en) * | 2021-02-11 | 2022-09-12 | Sencio B V | Semiconductor Lead-on-Chip Assembly |
| NL2027540A (en) * | 2021-02-11 | 2022-09-12 | Sencio B V | Semiconductor Lead-on-Chip Assembly |
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