JP6193677B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば窒化物半導体材料を使用したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に好適に利用できるものである。
近年、窒化物半導体材料を使用したパワーＭＩＳＦＥＴが提案されている。
例えば特開２０１０−１３５８２４号（特許文献１）には、導電性基板に接続される第１のソース電極と、ゲート電極の上方を覆うように、ドレイン電極に向かう方向に延びる第２のソース電極とを備えた窒化物半導体からなる半導体装置が記載されている。
また、特開２０１０−０２７７３４号公報（特許文献２）には、素子チップの一表面にソースパッドおよびゲートパッドが形成され、素子チップの他表面にドレイン電極が形成され、このドレイン電極にアルミワイヤが接合された窒化物半導体装置が記載されている。
また、特開２００８−１７７５２７号公報（特許文献３）には、窒化物半導体層の活性領域に第１の電極が形成され、ゲート電極を覆う層間絶縁膜の上側の領域に、第１の電極と電気的に接続された第１の電極パッドが形成された窒化物半導体装置が記載されている。
特開２０１０−１３５８２４号公報 特開２０１０−０２７７３４号公報 特開２００８−１７７５２７号公報
パワーＭＩＳＦＥＴの材料として、シリコン（Ｓｉ）に代えて、窒化ガリウム（ＧａＮ）への転換が検討されている。しかし、窒化ガリウム（ＧａＮ）はピエゾ特性が強い材料であるため、窒化ガリウム（ＧａＮ）内に分極電荷が発生しやすい。このため、窒化ガリウム（ＧａＮ）を使用したパワーＭＩＳＦＥＴでは、デバイス特性、例えばしきい値電圧およびオン抵抗の変動が問題となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態では、パワーＭＩＳＦＥＴを保護する樹脂膜とパワーＭＩＳＦＥＴとの間に、ひずみ緩和膜を配置する。ひずみ緩和膜により、樹脂膜からパワーＭＩＳＦＥＴに加わる応力を抑制する。
一実施の形態によれば、窒化物半導体材料を使用したパワーＭＩＳＦＥＴの信頼性を向上させることができる。
関連技術におけるパワーＭＩＳＦＥＴの構成例を示す断面図である。 実施の形態１におけるパワーＭＩＳＦＥＴの構成例の一部を拡大して示す平面図である。 図２のＡ−Ａ線で切断した断面図である。 実施の形態１におけるパワーＭＩＳＦＥＴの製造工程を示す断面図である。 図４に続く、パワーＭＩＳＦＥＴの製造工程を示す断面図である。 図５に続く、パワーＭＩＳＦＥＴの製造工程を示す断面図である。 図６に続く、パワーＭＩＳＦＥＴの製造工程を示す断面図である。 図７に続く、パワーＭＩＳＦＥＴの製造工程を示す断面図である。 図８に続く、パワーＭＩＳＦＥＴの製造工程を示す断面図である。 図９に続く、パワーＭＩＳＦＥＴの製造工程を示す断面図である。 図１０に続く、パワーＭＩＳＦＥＴの製造工程を示す断面図である。 実施の形態２におけるパワーＭＩＳＦＥＴの構成例の一部を拡大して示す平面図である。 図１２のＢ−Ｂ線で切断した断面図である。 実施の形態３におけるパワーＭＩＳＦＥＴの構成例を示す平面図である。 実施の形態３の変形例におけるパワーＭＩＳＦＥＴの構成例を示す平面図である。 実施の形態４におけるパワーＭＩＳＦＥＴの構成例を示す平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
＜関連技術の説明＞
まず、実施の形態１におけるパワーＭＩＳＦＥＴについて説明する前に、関連技術におけるパワーＭＩＳＦＥＴについて説明する。図１は、関連技術におけるパワーＭＩＳＦＥＴの構成例を示す断面図である。
図１に示すように、関連技術におけるパワーＭＩＳＦＥＴでは、例えばシリコン（Ｓｉ）からなる半導体基板１Ｓ上に、窒化物半導体層が形成される。窒化物半導体層には、例えば窒化ガリウム（ＧａＮ）からなるバッファ層ＢＦが形成されており、このバッファ層ＢＦ上に、例えば窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨが形成されている。そして、チャネル層ＣＨ上に、例えば窒化アルミニウム・ガリウム（ＡｌＧａＮ）からなる電子供給層ＥＳが形成されている。ここで、バッファ層ＢＦは、半導体基板１Ｓを構成するシリコン（Ｓｉ）の結晶格子間隔と、チャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）の結晶格子間隔との不整合を緩和する目的で形成される。
電子供給層ＥＳの表面から、電子供給層ＥＳとチャネル層ＣＨとの界面を超えて、チャネル層ＣＨに達するトレンチ（溝とも言う）ＴＲが形成されている。このトレンチＴＲの内壁には、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部には、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、例えば窒化チタン（ＴｉＮ）からなる。
さらに、ゲート電極ＧＥを覆うように、例えば窒化シリコン（ＳｉＮ）からなる保護膜ＰＲＯ、および例えば酸化シリコン（ＳｉＯ２）からなる第１層間絶縁膜ＩＬ１が形成されている。保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１内には、アクティブ領域の電子供給層ＥＳの表面を露出するように、ソースコンタクトホールＯＰ１およびドレインコンタクトホールＯＰ２が形成されている。
そして、ソースコンタクトホールＯＰ１の内側にソース電極ＳＥが埋設されている。同様に、ドレインコンタクトホールＯＰ２の内側にドレイン電極ＤＥが埋設されている。ソース電極ＳＥおよびドレイン電極ＤＥは、例えば下層よりチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム（Ａｌ）合金膜、および窒化チタン（ＴｉＮ）膜が順次積層された積層膜からなる。
さらに、第１層間絶縁膜ＩＬ１を覆うように、第２層間絶縁膜ＩＬ２が形成されている。第２層間絶縁膜ＩＬ２は、例えば酸化シリコン（ＳｉＯ２）からなる。そして、第２層間絶縁膜ＩＬ２上には、パワーＭＩＳＦＥＴを保護するための樹脂膜、例えば５μｍ〜７μｍの厚さのポリイミド（Polyimido）膜ＰＩが形成されている。
ここで、本発明者らの検討によれば、上記構成の関連技術におけるパワーＭＩＳＦＥＴにおいては、以下に示す点で改善の余地があった。なお、以下に示す点は、上記特許文献１〜３のような背景技術には開示されておらず、本発明者らが初めて見出したものである。
パワーＭＩＳＦＥＴに電流が流れる際には、ジュール熱によりパワーＭＩＳＦＥＴ全体の温度が上昇して、ポリイミド膜ＰＩと窒化物半導体層との熱膨張係数の差により、ポリイミド膜ＰＩから窒化物半導体層に応力が印加される。また、アセンブリ工程（パッケージ組立て工程）において、ポリイミド膜ＰＩを熱硬化（キュア）するために、１７０℃〜２５０℃程度の熱処理が行われることなどによっても、ポリイミド膜ＰＩから窒化物半導体層に応力が印加される。熱硬化の際にポリイミド膜ＰＩは縮むため、熱硬化後は、窒化物半導体層に常に応力が印加されることになる。
ここで、窒化物半導体（例えばＧａＮ）はウルツ鉱構造であり、反転対称を有しない結晶構造であるため、応力が印加されると分極電荷が発生する。この分極電荷は、窒化物半導体に印加される応力に応じて変化する。
窒化物半導体層のうち、特に、電子供給層ＥＳおよびチャネル層ＣＨに応力が加わると、もともと窒化物半導体層の各層に形成されていた自発分極電荷に加え、応力による分極電荷が加わることになり、チャネル層ＣＨ内に発生する、２次元電子ガスを含むチャネル電子濃度が変化してしまう。このため、オン抵抗が変動する。
特に、電子供給層ＥＳおよびチャネル層ＣＨのうち、ゲート電極ＧＥの下にある領域に応力が加わると、チャネル層ＣＨにおけるチャネル電子濃度が変化してしまうため、しきい値電圧が変動する。
そこで、実施の形態１では、上述した関連技術におけるパワーＭＩＳＦＥＴを改善する工夫を施している。以下に、この工夫を施した実施の形態１における技術的思想について説明する。
＜実施の形態１におけるパワーＭＩＳＦＥＴの構成＞
実施の形態１におけるパワーＭＩＳＦＥＴの構成例を図２および図３を用いて説明する。図２は、実施の形態１におけるパワーＭＩＳＦＥＴの一部を拡大して示す平面図である。図３は、図２のＡ−Ａ線で切断した断面図である。
図３に示すように、実施の形態１におけるパワーＭＩＳＦＥＴでは、例えばシリコン（Ｓｉ）からなる半導体基板１Ｓ上に、例えば窒化アルミニウム・ガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とを積層したバッファ層ＢＦが形成されており、このバッファ層ＢＦ上に、例えば窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨが形成されている。そして、チャネル層ＣＨ上に、例えば窒化アルミニウム・ガリウム（ＡｌＧａＮ）からなる電子供給層ＥＳが形成されている。チャネル層ＣＨの厚さは、例えば１μｍ、電子供給層ＥＳの厚さは、例えば０．０３μｍである。
ここで、バッファ層ＢＦは、半導体基板１Ｓを構成するシリコン（Ｓｉ）の結晶格子間隔と、チャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）の結晶格子間隔との不整合を緩和する目的で形成される。すなわち、シリコン（Ｓｉ）からなる半導体基板１Ｓ上に、直接、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成すると、チャネル層ＣＨに結晶欠陥が多数形成されることになり、パワーＭＩＳＦＥＴの性能低下を招くことになる。このことから、半導体基板１Ｓとチャネル層ＣＨとの間に格子緩和を目的としたバッファ層ＢＦを挿入している。このバッファ層ＢＦを形成することにより、バッファ層ＢＦ上に形成されるチャネル層ＣＨの品質を向上させることができ、これによって、パワーＭＩＳＦＥＴの性能向上を図ることができる。
なお、実施の形態１では、半導体基板１Ｓとしてシリコン（Ｓｉ）を使用する例について説明しているが、これに限らず、炭化シリコン（ＳｉＣ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、またはダイヤモンド（Ｃ）などから構成される基板を使用してもよい。
続いて、図２および図３に示すように、Ｘ軸方向に延在するアクティブ領域（活性領域とも言う）ＡＣには、電子供給層ＥＳの表面から、電子供給層ＥＳとチャネル層ＣＨとの界面を超えて、チャネル層ＣＨに達するトレンチＴＲが形成されている。このトレンチＴＲは、平面視において、Ｘ軸方向と直交するＹ軸方向に延在しており、Ｙ軸方向にアクティブ領域ＡＣをはみ出して形成されている。ここで、平面視において、アクティブ領域ＡＣの外側には、素子分離のためのイオン注入が行われている。このイオン注入により、窒化物半導体層に深い準位等が形成されてキャリアを不活性にすることができる。なお、素子分離方法としては、電子供給層ＥＳ等を除去して２次元電子ガスが発生しないようにするメサアイソレーションを行ってもよく、またはイオン注入とメサアイソレーションとを併用してもよい。
トレンチＴＲの内壁には、例えば酸化シリコン（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部に、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、例えば窒化チタン（ＴｉＮ）からなる。ゲート電極ＧＥは、平面視において、Ｙ軸方向にアクティブ領域ＡＣをはみ出して形成されている。
さらに、ゲート電極ＧＥを覆うように、保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１が形成されている。保護膜ＰＲＯは、例えば窒化シリコン（ＳｉＮ）からなり、その厚さは、例えば０．０９μｍである。また、第１層間絶縁膜ＩＬ１は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば０．７μｍ〜１．０μｍ程度である。
保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１内には、ゲート電極ＧＥから離れて（−Ｘ軸方向側）、電子供給層ＥＳの表面に接するソースコンタクトホールＯＰ１が形成されている。同様に、ゲート電極ＧＥに対し、ソースコンタクトホールＯＰ１と反対側（＋Ｘ軸方向側）に、ゲート電極ＧＥから離れて、電子供給層ＥＳの表面に接するドレインコンタクトホールＯＰ２が形成されている。ソースコンタクトホールＯＰ１の内側にソース電極ＳＥが埋設され、ドレインコンタクトホールＯＰ２の内側にドレイン電極ＤＥが埋設される。ソースコンタクトホールＯＰ１およびドレインコンタクトホールＯＰ２は、平面視において、Ｙ軸方向にアクティブ領域ＡＣをはみ出して形成されている。
ソース電極ＳＥおよびドレイン電極ＤＥは、例えば下層よりチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜、および窒化チタン（ＴｉＮ）膜が順次積層された積層膜（以下、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜と記す場合もある）からなる。Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜のチタン（Ｔｉ）膜の厚さは、例えば０．０３μｍ、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜下の窒化チタン（ＴｉＮ）膜の厚さは、例えば０．１μｍ、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜の厚さは、例えば４．５μｍ、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜上の窒化チタン（ＴｉＮ）膜の厚さは、例えば０．０５μｍである。
Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜を構成し、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜下に形成されたチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜は、銅（Ｃｕ）などの拡散を防止するためのバリア機能を有する。また、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜上に形成された窒化チタン（ＴｉＮ）膜は、ソース電極ＳＥおよびドレイン電極ＤＥのエレクトロマイグレーション耐性を向上させるために設けられている。
さらに、図２および図３に示すように、窒化物半導体層である電子供給層ＥＳの上方にひずみ緩和層ＲＦが形成されている。ひずみ緩和層ＲＦは、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜からなり、第１層間絶縁膜ＩＬ１上に形成される。特に、ゲート電極ＧＥの上方を覆うように、ひずみ緩和膜ＲＦが形成されると、しきい値電圧の変動を効果的に抑制することができる。
ひずみ緩和膜ＲＦは、ソース電極ＳＥおよびドレイン電極ＤＥと同一層にすることができる。また、ひずみ緩和層ＲＦはソース電極ＳＥおよびドレイン電極ＤＥと電気的に接続されないようにすることもできる。例えばひずみ緩和層ＲＦは他の配線等から切り離され、電気的に孤立していてもよい。この場合、ひずみ緩和層ＲＦとゲート電極ＧＥとの間で容量結合が形成されるが、ゲート電極ＧＥに均一に電位を加えることができるという効果が得られる。例えばゲート電極ＧＥの配線抵抗の影響でＲＦ信号が入力された時に、ゲート電極ＧＥの延在する両端において電位が同じにならない場合でも、この容量結合により、両端の電位を同じにすることができる。
また、ひずみ緩和層ＲＦとゲート電極ＧＥとをコンタクト等で接続させ、ひずみ緩和層ＲＦをゲート電極ＧＥの裏打配線として利用してもよい。ゲート電圧がより均等に加わるようになるため、パワーＭＩＳＦＥＴを均一動作させることができる。これは、特に、複数のパワーＭＩＳＦＥＴトランジスタが並列に接続されたマルチセル構成で有効である。
なお、ソース電極ＳＥ、ドレイン電極ＤＥ、およびひずみ緩和膜ＲＦは、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜に限定されるものではなく、例えば下層よりチタン（Ｔｉ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜、および窒化チタン（ＴｉＮ）膜が順次積層された積層膜（以下、Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ積層膜と記す場合もある）によって形成してもよい。この場合、Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ積層膜のチタン（Ｔｉ）膜の厚さは、例えば０．０３μｍ、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜の厚さは、例えば４．５μｍ、窒化チタン（ＴｉＮ）膜の厚さは、例えば０．０５μｍである。
また、ソース電極ＳＥ、ドレイン電極ＤＥ、およびひずみ緩和膜ＲＦの主な導電体膜にアルミニウム−銅（Ａｌ−Ｃｕ）合金膜を用いたが、これに限定されるものではなく、例えばアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を用いてもよい。
ここで、ゲート電極ＧＥがゲート絶縁膜ＧＯＸを介して埋め込まれたトレンチＴＲがチャネル層ＣＨと電子供給層ＥＳとの界面を超えて、チャネル層ＣＨに達している理由について以下に説明する。
例えばゲート電極ＧＥが電子供給層ＥＳ上に配置されたパワーＭＩＳＦＥＴの場合は、ゲート電極ＧＥに電圧を印加しない状態でも、電子供給層ＥＳとチャネル層ＣＨとの界面近傍に、電子供給層ＥＳとチャネル層ＣＨとのバンド不連続による２次元電子ガスが発生する。このため、しきい値電圧が負となるノーマリオン型デバイスになってしまう。
しかし、実施の形態１におけるトレンチ構造をしたゲート電極ＧＥを有するパワーＭＩＳＦＥＴの場合は、トレンチ構造によって、ゲート電極ＧＥ下の電子供給層ＥＳが除去されている。そのため、電子供給層ＥＳとチャネル層ＣＨとの間のバンド不連続自体がなくなる。バンド不連続がないため、ゲート電極ＧＥ下のチャネル層ＣＨには２次元電子ガスが発生しない。この結果、しきい値電圧が正である、ノーマリーオフ型デバイスを実現することができる。
さらに、図３に示すように、ソース電極ＳＥ、ドレイン電極ＤＥ、およびひずみ緩和膜ＲＦを覆うように、第１層間絶縁膜ＩＬ１上に第２層間絶縁膜ＩＬ２が形成されている。第２層間絶縁膜ＩＬ２は、例えば下層から酸化シリコン（ＳｉＯ２）膜および酸窒化シリコン（ＳｉＯＮ）膜を順次積層した積層膜からなる。酸化シリコン（ＳｉＯ２）膜の厚さは、例えば０．１２μｍ、酸窒化シリコン（ＳｉＯＮ）膜の厚さは、例えば０．９μｍである。そして、第２層間絶縁膜ＩＬ２上には、パワーＭＩＳＦＥＴを保護するための樹脂膜、例えば５μｍ〜７μｍの厚さのポリイミド膜ＰＩが形成されている。
＜実施の形態１におけるパワーＭＩＳＦＥＴの特徴＞
ここで、実施の形態１におけるパワーＭＩＳＦＥＴの特徴について以下に説明する。
実施の形態１におけるパワーＭＩＳＦＥＴが、前述した関連技術におけるパワーＭＩＳＦＥＴと相違する主な点は、ポリイミド膜ＰＩとゲート電極ＧＥとの間に、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜からなるひずみ緩和膜ＲＦを設けたことである。
前述したように、パワーＭＩＳＦＥＴに電流が流れる際には、ジュール熱によりパワーＭＩＳＦＥＴ全体の温度が上昇して、ポリイミド膜ＰＩと窒化物半導体層との熱膨張係数の差により、ポリイミド膜ＰＩから窒化物半導体層に応力が印加される。また、アセンブリ工程において、ポリイミド膜ＰＩを熱硬化（キュア）するために、１７０℃〜２５０℃程度の熱処理が行われることなどによっても、ポリイミド膜ＰＩから窒化物半導体層に応力が印加される。
この窒化物半導体層に印加される応力により、もともと窒化物半導体層の各層に形成されていた自発分極電荷に加え、この応力による分極電荷が加わることになり、チャネル層ＣＨ内に発生する、２次元電子ガスを含むチャネル電子濃度が変化してしまう。このため、オン抵抗が変動する。
特に、電子供給層ＥＳおよびチャネル層ＣＨのうち、ゲート電極ＧＥの下にある領域に応力が加わると、チャネル層ＣＨにおけるチャネル電子濃度が変化してしまうため、しきい値電圧が変動する。
しかし、実施の形態１におけるパワーＭＩＳＦＥＴでは、ポリイミド膜ＰＩとゲート電極ＧＥとの間にひずみ緩和膜ＲＦを設けており、ポリイミド膜ＰＩからゲート電極ＧＥ下の電子供給層ＥＳおよびチャネル層ＣＨに印加される応力が抑制される構成になっている。
特に、ポリイミド膜ＰＩを熱硬化させる工程では、ポリイミド膜ＰＩは硬化により縮む（圧縮）のに対し、窒化物半導体層は膨張（伸張）するため、ポリイミド膜ＰＩと窒化物半導体層との間には非常に強い応力差が発生する。実施の形態１におけるひずみ緩和層ＲＦは、窒化物半導体層と同じく膨張するため、熱硬化工程において、窒化物半導体層とひずみ緩和層ＲＦとの間での応力ひずみは小さい。一方、ポリイミド膜ＰＩからの応力はひずみ緩和層ＲＦに印加されることになり、ポリイミド膜ＰＩから窒化物半導体層に印加される応力を効果的に抑制することができる。この結果、実施の形態１では、しきい値電圧の変動を抑制することが可能になる。
Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜を構成するアルミニウム−銅（Ａｌ−Ｃｕ）合金膜は、熱膨張する材料であることから、ポリイミド膜ＰＩとゲート電極ＧＥとの間にＴｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜を設けることは、電子供給層ＥＳおよびチャネル層ＣＨに生じる応力ひずみを緩和することに有効である。
さらに、ソースコンタクトホールＯＰ１およびドレインコンタクトホールＯＰ２は、Ｙ軸方向にアクティブ領域ＡＣをはみ出して形成されている。ソースコンタクトホールＯＰ１には、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜からなるソース電極ＳＥが埋め込まれ、ドレインコンタクトホールＯＰ２には、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜からなるドレイン電極ＤＥが埋め込まれている。これによって、電子供給層ＥＳおよびチャネル層ＣＨに生じるＹ軸方向の応力ひずみを緩和することができる。
上述したように、ポリイミド膜ＰＩとゲート電極ＧＥとの間にひずみ緩和膜ＲＦを設け、さらに、ソースコンタクトホールＯＰ１およびドレインコンタクトホールＯＰ２を、Ｙ軸方向にアクティブ領域ＡＣをはみ出して形成することによって、電子供給層ＥＳおよびチャネル層ＣＨに、ポリイミド膜ＰＩから印加される応力を抑制することができる。これにより、しきい値電圧の変動をより抑制することができる。
＜実施の形態１におけるパワーＭＩＳＦＥＴの製造方法＞
実施の形態１におけるパワーＭＩＳＦＥＴの製造方法を図４〜図１１を参照しながら説明する。図４〜図１１は、パワーＭＩＳＦＥＴの断面図である。
図４に示すように、例えば（１１１）面が露出しているシリコンからなる半導体基板１Ｓ上に、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）により、半導体層構造を形成する。
この半導体層構造では、例えばアンドープの窒化ガリウム（ＧａＮ）からなるバッファ層ＢＦを形成する。続いて、バッファ層ＢＦ上に、アンドープの窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成する。チャネル層ＣＨの厚さは、例えば１μｍである。続いて、チャネル層ＣＨ上に、アンドープの窒化アルミニウム・ガリウム（ＡｌＧａＮ）からなる電子供給層ＥＳを形成する。窒化アルミニウム・ガリウム（ＡｌＧａＮ）の厚さは、例えば０．０３μｍである。このようにして、半導体層構造が形成される。この半導体層構造は、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長（（０００１）面成長）により形成される。
次に、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、電子供給層ＥＳを貫通してチャネル層ＣＨに達するトレンチＴＲを形成する。
次に、図６に示すように、トレンチＴＲの内壁から電子供給層ＥＳの一部上にわたって、ゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば酸化シリコン（ＳｉＯ２）膜から形成することができるが、これに限らず、酸化シリコン（ＳｉＯ２）膜よりも誘電率の高い高誘電率膜から形成してもよい。
例えば高誘電率膜として、酸化アルミニウム（Ａｌ２Ｏ３）膜、ハフニウム酸化物の一つである酸化ハフニウム（ＨｆＯ２）膜が使用される。さらに、酸化ハフニウム（ＨｆＯ２）膜に変えて、ハフニウムアルミネート（ＨｆＡｌＯ）膜、ハフニウムオキシナイトライド（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯ）膜、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル（Ｔａ２Ｏ５）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）などの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム（ＨｆＯ２）膜と同様、酸化シリコン（ＳｉＯ２）膜および酸窒化シリコン（ＳｉＯＮ）膜より誘電率が高いので、酸化ハフニウム（ＨｆＯ２）膜を用いた場合と同様にリーク電流を低減することができる。
続いて、このゲート絶縁膜ＧＯＸ上であって、トレンチＴＲの内部を充填するように、例えば窒化チタン（ＴｉＮ）からなるゲート電極ＧＥを形成する。ゲート電極ＧＥの厚さは、例えば０．２μｍである。
次に、図７に示すように、ゲート電極ＧＥを覆うように、電子供給層ＥＳ上に、保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１を順次形成する。保護膜ＰＲＯは、例えば窒化シリコン（ＳｉＮ）からなり、その厚さは、例えば０．０９μｍである。また、第１層間絶縁膜ＩＬ１は、例えば下層より酸化シリコン（ＳｉＯ２）膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）膜、および酸化シリコン（ＳｉＯ２）膜を順次積層した積層膜からなる。下層の酸化シリコン（ＳｉＯ２）膜の厚さは、例えば０．１２μｍ、ＴＥＯＳ膜の厚さは、例えば０．４μｍ、上層の酸化シリコン（ＳｉＯ２）膜の厚さは、例えば０．５μｍであり、これら膜は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成される。
次に、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、第１層間絶縁膜ＩＬ１および保護膜ＰＲＯを貫通するソースコンタクトホールＯＰ１およびドレインコンタクトホールＯＰ２を形成する。
ソースコンタクトホールＯＰ１は、ゲート電極ＧＥの一方の側面側の電子供給層ＥＳの表面の一部を露出するように、ゲート電極ＧＥから互いに離間して形成される。ドレインコンタクトホールＯＰ２は、ゲート電極ＧＥの他方の側面側の電子供給層ＥＳの表面の一部を露出するように、ゲート電極ＧＥから互いに離間して形成される。さらに、ソースコンタクトホールＯＰ１およびドレインコンタクトホールＯＰ２は、平面視において、アクティブ領域が延在する方向であるＸ軸方向と直交するＹ軸方向に延在して形成され、Ｙ軸方向にアクティブ領域をはみ出して形成される（前述の図２参照）。
次に、図９に示すように、ソースコンタクトホールＯＰ１およびドレインコンタクトホールＯＰ２を形成した第１層間絶縁膜ＩＬ１上に、例えば下層よりチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム（Ａｌ）合金膜、および窒化チタン（ＴｉＮ）膜を順次積層した積層膜ＭＦを形成する。チタン（Ｔｉ）膜の厚さは、例えば０．０３μｍ、アルミニウム（Ａｌ）合金膜下の窒化チタン（ＴｉＮ）膜の厚さは、例えば０．１μｍ、アルミニウム（Ａｌ）合金膜の厚さは、例えば４．５μｍ、アルミニウム（Ａｌ）合金膜上の窒化チタン（ＴｉＮ）膜の厚さは、例えば０．０５μｍであり、これら膜は、例えばスパッタリング法により形成される。アルミニウム（Ａｌ）合金膜は、例えばアルミニウム−銅（Ａｌ−Ｃｕ）膜またはアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜を用いることができる。
次に、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、積層膜ＭＦをパターニングする。
これにより、ソースコンタクトホールＯＰ１の内部を埋め込み、かつ、第１層間絶縁膜ＩＬ１の一部上にわたるソース電極ＳＥを形成する。すなわち、ソース電極ＳＥは、ゲート電極ＧＥの一方の側壁側の電子供給層ＥＳと電気的に接続し、ゲート電極ＧＥと互いに離間して形成される。同様に、ドレインコンタクトホールＯＰ２の内部を埋め込み、かつ、第１層間絶縁膜ＩＬ１の一部上にわたるドレイン電極ＤＥを形成する。すなわち、ドレイン電極ＤＥは、ゲート電極ＧＥの他方の側壁側の電子供給層ＥＳと電気的に接続し、ゲート電極ＧＥと互いに離間して形成される。
さらに、ゲート電極ＧＥの上方の第１層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥと互いに離間し、孤立したフローティング状態のひずみ緩和膜ＲＦを形成する。
次に、ソース電極ＳＥ、ドレイン電極ＤＥ、およびひずみ緩和膜ＲＦを覆うように、第１層間絶縁膜ＩＬ１上に第２層間絶縁膜ＩＬ２を形成する。この第２層間絶縁膜ＩＬ２は、例えば下層より酸化シリコン（ＳｉＯ２）膜および酸窒化シリコン（ＳｉＯＮ）膜を順次積層した積層膜からなる。酸化シリコン膜（ＳｉＯ２）の厚さは、例えば０．１２μｍ、酸窒化シリコン（ＳｉＯＮ）膜の厚さは、例えば０．９μｍである。
次に、図１１に示すように、第２層間絶縁膜ＩＬ２上に樹脂膜、例えばポリイミド膜ＰＩを形成する。ポリイミド膜ＰＩの厚さは、例えば５μｍ〜７μｍである。以上のようにして、実施の形態１におけるパワーＭＩＳＦＥＴを形成することができる。
このように、実施の形態１によれば、ポリイミド膜ＰＩとゲート電極ＧＥとの間にひずみ緩和膜ＲＦを設けることにより、電子供給層ＥＳおよびチャネル層ＣＨに生じる応力ひずみを抑えて、チャネル層ＣＨにおけるチャネル電子濃度の変化を抑制することができる。これにより、パワーＭＩＳＦＥＴのしきい値電圧またはオン抵抗の変動を防止することができる。
（実施の形態２）
＜実施の形態２におけるパワーＭＩＳＦＥＴの構成＞
実施の形態２におけるパワーＭＩＳＦＥＴは、ひずみ緩和膜ＲＦの形状が、前述の実施の形態１におけるパワーＭＩＳＦＥＴと相違する。すなわち、前述の実施の形態１では、ひずみ緩和膜ＲＦはゲート電極ＧＥの上方に孤立して、フローティング状態で形成されている。しかしながら、実施の形態２では、ひずみ緩和膜ＲＦはゲート電極ＧＥの上方に形成され、かつ、ソース電極ＳＥと繋がっている。すなわち、ひずみ緩和膜ＲＦとソース電極ＳＥとは一体に形成されている。
実施の形態２と前述の実施の形態１との相違点は、ひずみ緩和膜ＲＦの構造であり、その他の構造は、前述の実施の形態１におけるパワーＭＩＳＦＥＴと同一または実質的に同一であるので、ここでの説明は省略する。
実施の形態２におけるパワーＭＩＳＦＥＴの構成例を図１２および図１３を用いて説明する。図１２は、実施の形態２におけるパワーＭＩＳＦＥＴの一部を拡大して示す平面図である。図１３は、図１２のＢ−Ｂ線で切断した断面図である。
図１２および図１３に示すように、ゲート電極ＧＥの上方に、ひずみ緩和層ＲＦが形成されている。ひずみ緩和層ＲＦは、例えば下層よりチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜、および窒化チタン（ＴｉＮ）膜が順次積層された積層膜（以下、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜と記す場合もある）からなり、第１層間絶縁膜ＩＬ１上に形成されている。
Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜のチタン（Ｔｉ）膜の厚さは、例えば０．０３μｍ、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜下の窒化チタン（ＴｉＮ）膜の厚さは、例えば０．１μｍ、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜の厚さは、例えば４．５μｍ、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜上の窒化チタン（ＴｉＮ）膜の厚さは、例えば０．０５μｍである。
このひずみ緩和膜ＲＦとソース電極ＳＥとは繋がっており、一体に形成されている。従って、このひずみ緩和膜ＲＦはソース電極ＳＥを介して電子供給層ＥＳに接続されるので、ひずみ緩和膜ＲＦの温度と、電子供給層ＳＥおよびチャネル層ＣＨの温度とを同じにすることができる。
前述の実施の形態１で説明したように、ポリイミド膜ＰＩとゲート電極ＧＥとの間にひずみ緩和膜ＲＦを設けることによって、ポリイミド膜ＰＩからの応力はひずみ緩和層ＲＦに印加されることになる。これにより、ポリイミド膜ＰＩからゲート電極ＧＥ下の電子供給層ＥＳおよびチャネル層ＣＨに印加される応力を抑制することできる。さらに、実施の形態２では、この効果に加えて、ひずみ緩和膜ＲＦと、電子供給層ＳＥおよびチャネル層ＣＨとの温度差がなくなるので、電子供給層ＳＥおよびチャネル層ＣＨに生じる応力ひずみをより一層抑制することができる。
このように、実施の形態２によれば、ポリイミド膜ＰＩとゲート電極ＧＥとの間に、電子供給層ＥＳおよびチャネル層ＣＨと電気的に接続するひずみ緩和膜ＲＦを設けることにより、電子供給層ＥＳおよびチャネル層ＣＨに生じる応力ひずみを抑えて、チャネル層ＣＨにおけるチャネル電子濃度の変化を抑制することができる。これにより、パワーＭＩＳＦＥＴのしきい値電圧またはオン抵抗の変動を防止することができる。
（実施の形態３）
＜実施の形態３におけるパワーＭＩＳＦＥＴの構成＞
実施の形態３におけるパワーＭＩＳＦＥＴは、平面視において、隣り合うアクティブ領域ＡＣの間に、電子供給層ＥＳおよびチャネル層ＣＨに生じる応力ひずみを抑制することのできる膜を設ける。
実施の形態３におけるパワーＭＩＳＦＥＴの構成例を図１４を用いて説明する。図１４は、実施の形態３におけるパワーＭＩＳＦＥＴの構成例を示す平面図である。
図１４に示すように、パワーＭＩＳＦＥＴにおいては、紙面の左端にソースパッドＳＰが配置され、紙面の右端にドレインパッドＤＰが配置されている。この左右に配置されたソースパッドＳＰとドレインパッドＤＰとの間に、Ｘ軸方向（ソースパッドＳＰとドレインパッドＤＰとが対向する方向）に延在する複数のアクティブ領域ＡＣが、平面視において、Ｘ軸方向と直交するＹ軸方向に所定の間隔を有して設けられている。
ソースパッドＳＰはＹ軸方向に延在して形成され、このソースパッドＳＰから突き出るように、ソースパッドＳＰからドレインパッドＤＰへ向かう方向（＋Ｘ軸方向）に延在する複数の櫛形形状をしたソースバス電極（ソースバスバー、ソース配線とも言う）ＳＬが形成されている。ソースパッドＳＰおよび複数のソースバス電極ＳＬは一体として形成されており、例えば下層よりチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜、および窒化チタン（ＴｉＮ）膜が順次積層された積層膜（以下、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜と記す場合もある）からなる。このＸ軸方向に延在する複数のソースバス電極ＳＬは、Ｘ軸方向に生じる電子供給層およびチャネル層の応力ひずみを緩和することのできる支柱として機能する。
同様に、ドレインパッドＤＰはＹ軸方向に延在して形成され、このドレインパッドＤＰから突き出るように、ドレインパッドＤＰからソースパッドＳＰへ向かう方向（−Ｘ軸方向）に延在する複数の櫛形形状をしたドレインバス電極（ドレインバスバー、ドレイン配線とも言う）ＤＬが形成されている。ドレインパッドＤＰおよび複数のドレインバス電極ＤＬは一体として形成されており、例えば上記Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜からなる。このＸ軸方向に延在する複数のドレインバス電極ＤＬは、Ｘ軸方向に生じる電子供給層およびチャネル層の応力ひずみを緩和することのできる支柱として機能する。
そして、複数のソースバス電極ＳＬのそれぞれと、複数のドレインバス電極ＤＬのそれぞれとが、Ｙ軸方向に沿って互い違いに配置されている。このとき、互い違いに配置されている複数のソースバス電極ＳＬのそれぞれと、複数のドレインバス電極ＤＬのそれぞれとの間に、Ｘ軸方向に延在するアクティブ領域ＡＣが配置されている。
さらに、パワーＭＩＳＦＥＴにおいては、ソースパッドＳＰおよびドレインパッドＤＰと互いに離間して、ゲートパッドＧＰが配置されており、このゲートパッドＧＰから突き出るように、Ｙ軸方向に延在する第１ゲートバス電極（第１ゲートバスバー、第１ゲート配線とも言う）ＧＬ１が形成されている。ゲートパッドＧＰおよび第１ゲートバス電極ＧＬ１は一体として形成されており、例えば窒化チタン（ＴｉＮ）からなる。
第１ゲートバス電極ＧＬ１は、Ｙ軸方向に延在するソースパッドＳＰの下方に絶縁膜（図示は省略）を介して配置されている。この絶縁膜は、例えば前述の実施の形態１において説明した保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１である。
また、第１ゲートバス電極ＧＬ１から突き出るように、ソースパッドＳＰからドレインパッドＤＰへ向かう方向（＋Ｘ軸方向）に延在する複数の櫛形形状をした第２ゲートバス電極（第２ゲートバスバー、第２ゲート配線とも言う）ＧＬ２が形成されている。第２ゲートバス電極ＧＬ２は、ゲートパッドＧＰおよび第１ゲートバス電極ＧＬ１と一体に形成されている。
複数の第２ゲートバス電極ＧＬ２は、Ｘ軸方向に延在する複数のソースバス電極ＳＬの下方に絶縁膜（図示は省略）を介して配置されており、複数の第２ゲートバス電極ＧＬ２のそれぞれと、複数のソースバス電極ＳＬのそれぞれとが、この絶縁膜を介して上下に重なるように配置されている。この絶縁膜は、例えば前述の実施の形態１において説明した保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１である。
さらに、Ｘ軸方向に延在する複数のソースバス電極ＳＬのそれぞれからＹ軸方向に突き出るように複数の櫛形形状をしたソース電極ＳＥが形成されている。複数のソース電極ＳＥは、ソースパッドＳＰおよび複数のソースバス電極ＳＬと一体に形成されている。同様に、Ｘ軸方向に延在する複数のドレインバス電極ＤＬのそれぞれからＹ軸方向に突き出るように複数の櫛形形状をしたドレイン電極ＤＥが形成されている。複数のドレイン電極ＤＥは、ドレインパッドＤＰおよび複数のドレインバス電極ＤＬと一体に形成されている。
また、Ｘ軸方向に延在する複数の第２ゲートバス電極ＧＬ２のそれぞれからＹ軸方向に突き出るように複数の櫛形形状をしたゲート電極ＧＥが形成されている。複数のゲート電極ＧＥは、ゲートパッドＧＰ、第１ゲートバス電極ＧＬ１、および第２ゲートバス電極ＧＬ２と一体に形成されている。
そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれとが、Ｘ軸方向に沿って互い違いに配置されている。このとき、互い違いに配置されている複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれとの間に、ゲート電極ＧＥが配置されている。
＜実施の形態３におけるパワーＭＩＳＦＥＴの特徴＞
ここで、実施の形態３におけるパワーＭＩＳＦＥＴの特徴について以下に説明する。
ソースパッドＳＰとドレインパッドＤＰとの間に、Ｘ軸方向に延在して形成された複数のソースバス電極ＳＬおよび複数のドレインバス電極ＤＬは、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜からなり、Ｘ軸方向に生じる電子供給層およびチャネル層の応力ひずみを緩和することのできる支柱として機能する。特に、複数のソースバス電極ＳＬの下方には、絶縁膜を介して複数の第２ゲートバス電極ＧＬ２が形成されており、複数のソースバス電極ＳＬのそれぞれと、複数の第２ゲートバス電極ＧＬ２のそれぞれとは、この絶縁膜を介して上下に重なって形成されている。このように、複数のソースバス電極ＳＬのそれぞれと、複数の第２ゲートバス電極ＧＬ２のそれぞれとを絶縁膜を介して上下に重ねて配置することによって、電子供給層およびチャネル層がたわみにくくなるので、Ｘ軸方向において、電子供給層およびチャネル層に生じる応力ひずみをより一層抑制することができる。
このように、実施の形態３によれば、ソースパッドＳＰとドレインパッドＤＰとの間に、ソースパッドＳＰとドレインパッドＤＰとが対向する方向（Ｘ軸方向）に延在する、複数のソースバス電極ＳＬおよび複数のドレインバス電極ＤＬを設けることにより、これらが支柱となって、Ｘ軸方向に生じる電子供給層およびチャネル層のたわみを抑制して応力ひずみを低減することができる。さらに、複数のソースバス電極のそれぞれと、絶縁膜を介して上下に重なるように、複数の第２ゲートバス電極ＧＬ２のそれぞれを設けることによって、Ｘ軸方向に生じる電子供給層およびチャネル層のたわみをより一層抑制することができる。これにより、チャネル層におけるチャネル電子濃度の変化を抑制することができるので、パワーＭＩＳＦＥＴのしきい値電圧またはオン抵抗の変動を防止することができる。
＜実施の形態３におけるパワーＭＩＳＦＥＴの変形例＞
前述の実施の形態３におけるパワーＭＩＳＦＥＴにおいても、前述した実施の形態１、２と同様にして、複数のゲート電極ＧＥの上方に複数のひずみ緩和膜ＲＦを形成することができる。
図１５は、実施の形態３の変形例におけるパワーＭＩＳＦＥＴの構成例を示す平面図である。
図１５に示すように、Ｙ軸方向に延在する複数のゲート電極ＧＥの上方に、絶縁膜（図示は省略）を介して複数のひずみ緩和膜ＲＦが形成されており、複数のゲート電極ＧＥのそれぞれと、複数のひずみ緩和膜ＲＦのそれぞれとは、この絶縁膜を介して上下に重なって形成されている。複数のひずみ緩和膜ＲＦは、ソースパッドＳＰ、複数のソースバス電極ＳＬ、および複数のソース電極ＳＥ、ならびにドレインパッドＤＰ、複数のドレインバス電極ＤＬ、および複数のドレイン電極ＤＥと同一層であり、例えばＴｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜からなる。また、上記絶縁膜は、例えば前述の実施の形態１において説明した保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１である。
すなわち、実施の形態３の変形例で示したひずみ緩和膜ＲＦは、前述の実施の形態１において説明したひずみ緩和膜ＲＦと同様であって、ポリイミド膜ＰＩとゲート電極ＧＥとの間に設けられている（前述の図３参照）。
また、実施の形態３の変形例で示したひずみ緩和膜ＲＦは、前述の実施の形態１において説明したひずみ緩和膜ＲＦと同様に、ゲート電極ＧＥの上方に孤立して、フローティング状態で形成されているが、前述の実施の形態２において説明したひずみ緩和膜ＲＦと同様に、ソース電極ＳＥと繋がっていてもよい。すなわち、ひずみ緩和膜ＲＦとソース電極ＳＥおよびソースバス電極ＳＬとを一体に形成してもよい。
（実施の形態４）
＜実施の形態４におけるパワーＭＩＳＦＥＴの構成＞
実施の形態４におけるパワーＭＩＳＦＥＴは、複数のドレインバス電極ＤＬの下方に複数のダミーパタンを設けた点が、前述の実施の形態３におけるパワーＭＩＳＦＥＴと相違する。
実施の形態４と前述の実施の形態３との相違点は、ダミーパタンを設けた点であり、その他の構造は、前述の実施の形態３におけるパワーＭＩＳＦＥＴと同一または実質的に同一であるので、ここではダミーパタンについてのみ説明する。
実施の形態４におけるパワーＭＩＳＦＥＴの構成例を図１６を用いて説明する。図１６は、実施の形態４におけるパワーＭＩＳＦＥＴの構成例を示す平面図である。
図１６に示すように、パワーＭＩＳＦＥＴにおいては、前述の実施の形態３において説明したパワーＭＩＳＦＥＴと同様に、ドレインパッドＤＰはＹ軸方向に延在して形成され、このドレインパッドＤＰから突き出るように、ドレインパッドＤＰからソースパッドＳＰへ向かう方向（−Ｘ軸方向）に延在する複数の櫛形形状をしたドレインバス電極ＤＬが形成されている。さらに、Ｘ軸方向に延在する複数のドレインバス電極ＤＬのそれぞれからＹ軸方向に突き出るように複数の櫛形形状をしたドレイン電極ＤＥが形成されている。
ドレインパッドＤＰ、複数のドレインバス電極ＤＬ、および複数のドレイン電極ＤＥは一体として形成されており、例えば下層よりチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）合金膜、および窒化チタン（ＴｉＮ）膜が順次積層された積層膜（以下、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ積層膜と記す場合もある）からなる。
さらに、複数のドレインバス電極ＤＬの下方には、絶縁膜（図示は省略）を介して複数のダミーパタンＤＵＭが形成されており、複数のドレインバス電極ＤＬのそれぞれと、複数のダミーパタンＤＵＭのそれぞれとが、この絶縁膜を介して上下に重なるように形成されている。この絶縁膜は、例えば前述の実施の形態１において説明した保護膜ＰＲＯおよび第１層間絶縁膜ＩＬ１である。
複数のダミーパタンＤＵＭは、ゲートパッドＧＰ、第１ゲートバス電極ＧＬ１、および複数の第２ゲートバス電極ＧＬ２と同一層であるが、複数のドレインバス電極ＤＬのそれぞれの下方に孤立して、フローティング状態で形成されている。このように、複数のドレインバス電極ＤＬのそれぞれと、複数のダミーパタンＤＵＭのそれぞれとを絶縁膜を介して上下に重ねて配置することによって、電子供給層およびチャネル層がたわみにくくなるので、Ｘ軸方向において、電子供給層およびチャネル層に生じる応力ひずみをより一層抑制することができる。
このように、実施の形態４によれば、ソースパッドＳＰとドレインパッドＤＰとの間に、複数のドレインバス電極ＤＬのそれぞれと、絶縁膜を介して上下に重なるように、複数のダミーパタンＤＵＭのそれぞれを設けることによって、ソースパッドＳＰとドレインパッドＤＰとが対向する方向（Ｘ軸方向）に生じる電子供給層およびチャネル層のたわみをより一層抑制することができる。これにより、チャネル層におけるチャネル電子濃度の変化を抑制することができるので、パワーＭＩＳＦＥＴのしきい値電圧またはオン抵抗の変動を防止することができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ｓ 半導体基板
ＡＣ アクティブ領域（活性領域）
ＢＦ バッファ層
ＣＨ チャネル層
ＤＥ ドレイン電極
ＤＬ ドレインバス電極（ドレインバスバー、ドレイン配線）
ＤＰ ドレインパッド
ＤＵＭ ダミーパタン
ＥＳ 電子供給層
ＧＥ ゲート電極
ＧＬ１ 第１ゲートバス電極（第１ゲートバスバー、第１ゲート配線）
ＧＬ２ 第２ゲートバス電極（第２ゲートバスバー、第２ゲート配線）
ＧＯＸ ゲート絶縁膜
ＧＰ ゲートパッド
ＩＬ１ 第１層間絶縁膜
ＩＬ１ 第２層間絶縁膜
ＭＦ 積層膜
ＯＰ１ ソースコンタクトホール
ＯＰ２ ドレインコンタクトホール
ＰＩ ポリイミド膜
ＰＲＯ 保護膜
ＲＦ ひずみ緩和膜
ＳＥ ソース電極
ＳＬ ソースバス電極（ソースバスバー、ソース配線）
ＳＰ ソースパッド
ＴＲ トレンチ（溝）

Claims (11)

  1. 窒化物半導体層と、
    前記窒化物半導体層上に第１絶縁膜を介して形成されたゲートパッドと、
    前記ゲートパッドから第１方向に突き出た第１ゲートバス電極と、
    前記第１ゲートバス電極から前記第１方向と直交する第２方向に突き出た複数の第２ゲートバス電極と、
    前記ゲートパッド、前記第１ゲートバス電極、および前記複数の第２ゲートバス電極を覆うように形成された第２絶縁膜と、
    前記第２絶縁膜上に形成されたソースパッドと、
    前記ソースパッドから前記第２方向に突き出た複数のソースバス電極と、
    前記第２絶縁膜上に形成され、前記ソースパッドと前記第２方向に対向して、互いに離間して設けられたドレインパッドと、
    前記ドレインパッドから前記第２方向と反対方向に突き出た複数のドレインバス電極と、
    前記複数のソースバス電極および前記複数のドレインバス電極を覆うように形成された第３絶縁膜と、
    前記第３絶縁膜上に形成された樹脂膜と、
    を有し、
    前記複数のソースバス電極のそれぞれと、前記複数のドレインバス電極のそれぞれとが、平面視において、前記第１方向に沿って互い違いに配置され、
    前記複数のソースバス電極のそれぞれと、前記複数の第２ゲートバス電極のそれぞれとが、前記第２絶縁膜を介して上下に重なるように配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数のソースバス電極のそれぞれと、前記複数のドレインバス電極のそれぞれとに挟まれるように、平面視において、前記第２方向に延在する複数のアクティブ領域が設けられている、半導体装置。
  3. 請求項１記載の半導体装置において、さらに、
    前記複数のドレインバス電極の下方の前記第２絶縁膜下に形成された複数のダミーパタン、
    を有し、
    前記複数のドレインバス電極のそれぞれと、前記複数のダミーパタンのそれぞれとが、前記第２絶縁膜を介して上下に重なるように配置されている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記複数のダミーパタンは、前記第１ゲートバス電極および前記複数の第２ゲートバス電極と同一層である、半導体装置。
  5. 請求項１記載の半導体装置において、さらに、
    前記複数のソースバス電極のそれぞれから前記第１方向に突き出た複数のソース電極と、
    前記複数のドレインバス電極のそれぞれから前記第１方向に突き出た複数のドレイン電極と、
    前記複数の第２ゲートバス電極のそれぞれから前記第１方向に突き出た複数のゲート電極と、
    を有し、
    平面視において、前記複数のソース電極のそれぞれと、前記複数のドレイン電極のそれぞれとが、前記第２方向に沿って互い違いに配置され、
    平面視において、前記複数のソース電極のそれぞれと、前記複数のドレイン電極のそれぞれとに挟まれるように、前記複数のゲート電極が設けられている、半導体装置。
  6. 請求項５記載の半導体装置において、さらに、
    前記複数のゲート電極の上方の前記第２絶縁膜上に複数のひずみ緩和膜を有し、
    前記複数のゲート電極のそれぞれと、前記複数のひずみ緩和膜のそれぞれとが、前記第２絶縁膜を介して上下に重なるように配置されている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数のひずみ緩和膜は前記複数のソース電極と同一層である、半導体装置。
  8. 請求項６記載の半導体装置において、
    前記複数のひずみ緩和膜は前記複数のソース電極と同一層であり、前記複数のひずみ緩和膜のそれぞれと、前記複数のソース電極のそれぞれとは一体に形成されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記複数のソースバス電極および前記複数のドレインバス電極はアルミニウム合金膜を含む、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記複数のソースバス電極および前記複数のドレインバス電極は、下層からチタン膜、窒化チタン膜、アルミニウム合金膜、および窒化チタン膜を順次積層した積層膜、または下層からチタン膜、アルミニウム合金膜、および窒化チタン膜を順次積層した積層膜からなる、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記樹脂膜はポリイミド膜である、半導体装置。
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