JP7076500B2 - 半導体装置 - Google Patents
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Description
本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
図1は、パワートランジスタが形成された半導体チップCHPの平面レイアウト構成を示す平面図である。図1に示すように、半導体チップCHPは、矩形形状をしており、中央部にパワートランジスタが形成されたセル領域CRが設けられている。このセル領域CRの表面には、ソース電極SEであるソースパッドSPDが形成されており、このソースパッドSPDに離間して内包されるようにゲートパッドGPDが設けられている。ゲートパッドGPDは、セル領域CRを囲むように延在するゲート配線GLと接続されている。そして、このゲート配線GLを囲む外側に、ソースパッドSPDと接続されたソース配線SLが設けられている。
上述した半導体チップCHPのセル領域CRには、例えば、トレンチゲート型のパワートランジスタが形成されている。以下では、関連技術におけるトレンチゲート型のパワートランジスタの断面構造について説明し、その後、関連技術におけるパワートランジスタに対する本発明者の改善の検討事項について説明することにする。
図3は、本実施の形態における単位トランジスタの断面構造を示す断面図である。この単位トランジスタは、図1に示すセル領域CRに形成されている。図3に示すように、本実施の形態における単位トランジスタは、例えば、SiCを含む半導体基板1Sを有し、この半導体基板1S上にn型半導体層からなるドリフト層EPIが形成されている。このとき、半導体基板1Sとドリフト層EPIは、単位トランジスタ(パワートランジスタ)のドレイン領域として機能する。特に、ドリフト層EPIは、ドレイン領域と後述するソース領域SRとの間の耐圧を確保する機能を有しており、本実施の形態では、例えば、ドリフト層EPIをシリコンよりもバンドギャップの大きなワイドバンドギャップ半導体であるSiC(炭化シリコン)から構成している。ここで、SiCの絶縁破壊強度は、Si(シリコン)の絶縁破壊強度よりも大きいため、本実施の形態では、シリコンを使用する場合よりも、耐圧を確保するためのドリフト層EPIの厚さを薄くすることができるとともに、ドリフト層EPIの不純物濃度を高くすることができる。この結果、ドリフト層EPIに起因するオン抵抗の上昇を抑制することができる。つまり、本実施の形態では、半導体基板1Sおよびドリフト層EPIをSiCから構成することにより、耐圧とオン抵抗の低減の両立を図ることができる。
次に、本実施の形態における特徴点について説明する。本実施の形態における特徴点は、例えば、図3に示すように、ゲート絶縁膜GOX1を膜厚が異なる部位を有するように構成している点にある。具体的には、図3に示すように、ゲート絶縁膜GOX1のうち、ソース領域SRと接するトレンチTRの角部を覆う部位の膜厚を、チャネル層CHと接する部位の膜厚よりも厚くし、かつ、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚を、チャネル層CHと接する部位の膜厚よりも厚くしている。これにより、本実施の形態によれば、電界集中が発生しやすいトレンチTRの角部において、ゲート絶縁膜GOX1の破壊を防止することができ、これによって、半導体装置の信頼性を向上できる。
本実施の形態におけるトレンチゲート型の単位トランジスタは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
続いて、本実施の形態の変形例について説明する。図15は、本変形例におけるトレンチゲート型の単位トランジスタの断面構成を示す断面図である。図15に示す本変形例では、トレンチTRの内部にだけゲート電極GE1が形成されている。すなわち、本変形例では、ゲート電極GE1の上面がソース領域SRの上面よりも低い位置にある、いわゆる「リセスゲート構造」をしている。この変形例においても、ソース領域SRと接するトレンチTRの角部を覆う部位のゲート絶縁膜GOX1の膜厚と、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚とを、それぞれ、チャネル層CHと接する部位の膜厚よりも厚くするという実施の形態における特徴点を採用することができる。
CH チャネル層
CR セル領域
EPI ドリフト層
FF1 第1膜厚部
FF4 第4膜厚部
FP 第1部位
GE ゲート電極
GOX1 ゲート絶縁膜
IF1 絶縁膜
IF2 絶縁膜
IF3 絶縁膜
SF2 第2膜厚部
SP 第2部位
SR ソース領域
TF3 第3膜厚部
TP 第3部位
TR トレンチ
Claims (4)
- SiCパワートランジスタが形成されたセル領域を含み、
前記セル領域には、
SiCからなる半導体基板と、
前記半導体基板上に形成されたドリフト層と、
前記ドリフト層上に形成されたチャネル層と、
前記チャネル層上に形成されたソース領域と、
前記ソース領域と前記チャネル層とを貫通して、前記ドリフト層に達するトレンチと、
前記トレンチの内壁に形成されたゲート絶縁膜と、
前記トレンチを埋め込むゲート電極と、
が形成されている、半導体装置であって、
前記ゲート絶縁膜は、
前記チャネル層と接する第1部位と、
前記第1部位と繋がり、かつ、前記ソース領域と接する第2部位と、
前記第1部位と繋がり、かつ、前記ドリフト層と接する第3部位と、
を有し、
前記第2部位は、
前記第1部位と繋がる第1膜厚部と、
前記第1膜厚部と繋がり、かつ、前記第1膜厚部よりも膜厚が厚く、かつ、前記ソース領域と接する前記トレンチの第1角を覆う第2膜厚部と、
を含み、
前記第3部位は、
前記第1部位と繋がる第3膜厚部と、
前記第3膜厚部と繋がり、かつ、前記第3膜厚部よりも膜厚が厚く、かつ、前記トレンチの底面に形成された第4膜厚部と、
を含み、
前記ゲート絶縁膜の前記第1部位は、
前記チャネル層と接する第1絶縁膜と、
前記第1絶縁膜上に形成され、かつ、前記第1絶縁膜よりも膜厚の厚い第3絶縁膜と、
から構成され、
前記ゲート絶縁膜の前記第2部位を構成する前記第1膜厚部は、
前記第1絶縁膜と、
前記第3絶縁膜と、
から構成され、
前記ゲート絶縁膜の前記第2部位を構成する前記第2膜厚部は、
前記第3絶縁膜よりも膜厚の厚い第2絶縁膜と、
前記第2絶縁膜上に形成された前記第3絶縁膜と、
から構成され、
前記ゲート絶縁膜の前記第3部位を構成する前記第4膜厚部は、
前記トレンチの前記底面の両端に接する第4部位と、それらの前記第4部位同士の間において、それらの前記第4部位に繋がる第5部位と、
を有し、
前記第4部位は、
前記トレンチの前記底面と接する前記第1絶縁膜と、
前記第1絶縁膜上に形成され、かつ、前記第1絶縁膜よりも膜厚の厚い前記第3絶縁膜と、
から構成され、
前記第4部位を構成する前記第3絶縁膜の膜厚は、前記第1部位を構成する前記第3絶縁膜よりも厚く、
前記第5部位は、
前記トレンチの前記底面と接する第4絶縁膜と、
前記第4絶縁膜上に形成され、前記第4絶縁膜より膜厚の薄い前記第3絶縁膜と、
から構成され、
前記ゲート絶縁膜は、多層膜から構成され、
前記多層膜を構成するそれぞれの膜に含まれる主成分が同一であり、
前記ゲート電極の上面は、前記ソース領域の上面よりも低い、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1絶縁膜は、炭素を含有する、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1絶縁膜は、酸化シリコン膜であり、
前記第2絶縁膜は、酸化シリコン膜であり、
前記第3絶縁膜は、酸化シリコン膜であり、
前記第4絶縁膜は、酸化シリコン膜である、半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート絶縁膜の前記第1部位は、しきい値電圧を調整する機能を有し、
前記第1部位の膜厚によって、前記しきい値電圧が決定される、半導体装置。
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---|---|---|---|---|
JP2001127284A (ja) | 1999-10-26 | 2001-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
JP2009130069A (ja) | 2007-11-22 | 2009-06-11 | Mitsubishi Electric Corp | 半導体装置 |
JP2015142034A (ja) | 2014-01-29 | 2015-08-03 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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JP2009130069A (ja) | 2007-11-22 | 2009-06-11 | Mitsubishi Electric Corp | 半導体装置 |
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