CN117637842A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供半导体装置及其制造方法。半导体装置具备：半导体衬底；沟槽，设置在半导体衬底的上表面；栅极绝缘膜，将沟槽的内表面覆盖；栅极电极，设置在沟槽的内部，被栅极绝缘膜从半导体衬底绝缘；层间绝缘膜，设置在沟槽的内部，将栅极电极的上表面覆盖；以及金属膜。半导体衬底具备比半导体衬底的上表面靠下侧并且将半导体衬底的上表面与沟槽的侧面连接的连接面。栅极绝缘膜的上表面比连接面靠下侧；层间绝缘膜的上表面比栅极绝缘膜的上表面靠下侧；金属膜将半导体衬底的上表面、连接面、栅极绝缘膜的上表面及层间绝缘膜的上表面覆盖。

Description

半导体装置及其制造方法
技术领域
本说明书所公开的技术涉及半导体装置及其制造方法。
背景技术
在专利文献1中，具备半导体衬底、设在半导体衬底的上表面的沟槽、设在沟槽内的栅极绝缘膜及栅极电极、和将栅极电极的上表面覆盖的层间绝缘膜。在该半导体装置中，层间绝缘膜的上表面比半导体衬底的上表面靠下侧。从半导体衬底的上表面到层间绝缘膜的上表面的范围被金属膜覆盖。在专利文献1中，由于层间绝缘膜形成在沟槽的内部，所以能够使沟槽的间距变窄。
现有技术文献
专利文献
专利文献1：日本特开2006－196876号公报
发明内容
专利文献1的半导体装置在半导体衬底的上表面与层间绝缘膜的上表面之间具有较大的阶差。因此，在该阶差处，金属膜的覆盖性变差，金属膜有可能断开。在本说明书中，关于层间绝缘膜位于沟槽内部的半导体装置，提出了提高将半导体衬底的上表面和层间绝缘膜的上表面覆盖的金属膜的覆盖性的技术。
根据本公开的一技术方案，半导体装置，具备：半导体衬底；沟槽，设置在上述半导体衬底的上表面；栅极绝缘膜，将上述沟槽的内表面覆盖；栅极电极，设置在上述沟槽的内部，被上述栅极绝缘膜从上述半导体衬底绝缘；层间绝缘膜，设置在上述沟槽的内部，将上述栅极电极的上表面覆盖；以及金属膜。上述半导体衬底具备连接面，该连接面比上述半导体衬底的上述上表面靠下侧并且将上述半导体衬底的上述上表面与上述沟槽的侧面连接。上述栅极绝缘膜的上表面比上述连接面靠下侧。上述层间绝缘膜的上表面比上述栅极绝缘膜的上述上表面靠下侧。上述金属膜将上述半导体衬底的上述上表面、上述连接面、上述栅极绝缘膜的上述上表面以及上述层间绝缘膜的上述上表面覆盖。
在上述的半导体装置中，半导体衬底具备将半导体衬底的上表面与沟槽的侧面连接的连接面。该连接面比半导体衬底的上表面靠下侧。此外，栅极绝缘膜的上表面比连接面靠下侧，层间绝缘膜的上表面比栅极绝缘膜的上表面靠下侧。这样，在上述的半导体装置中，半导体衬底的上表面、连接面、栅极绝缘膜的上表面及层间绝缘膜的上表面以依次逐渐位于下侧的方式设置。因而，相邻的构成要素间的阶差小，能够提高将它们覆盖的金属膜的覆盖性。
根据本公开的一技术方案，半导体装置的制造方法，具备：在半导体衬底的上表面形成沟槽的工序；在上述沟槽内形成栅极绝缘膜和被上述栅极绝缘膜从上述半导体衬底绝缘的栅极电极的工序，其中，以使上述栅极电极的上表面比上述半导体衬底的上述上表面靠下侧的方式形成上述栅极电极；形成将从上述半导体衬底的上述上表面到上述栅极电极的上述上表面的范围覆盖的层间绝缘膜的工序；使用能够将上述层间绝缘膜、上述栅极绝缘膜及上述半导体衬底蚀刻的蚀刻气体进行蚀刻的工序，其中，将上述栅极绝缘膜、上述层间绝缘膜及上述半导体衬底蚀刻，以使得在上述半导体衬底中形成比上述半导体衬底的上述上表面靠下侧并且将上述半导体衬底的上述上表面与上述沟槽的侧面连接的连接面，上述栅极绝缘膜的上表面比上述连接面靠下侧并且上述层间绝缘膜的上表面比上述栅极绝缘膜的上述上表面靠下侧；以及形成将上述半导体衬底的上述上表面、上述连接面、上述栅极绝缘膜的上述上表面以及上述层间绝缘膜的上述上表面覆盖的金属膜的工序。
在该制造方法中，在将栅极电极形成为使其上表面比半导体衬底的上表面靠下侧之后，形成将从半导体衬底的上表面到栅极电极的上表面的范围覆盖的层间绝缘膜。由于栅极电极的上表面比半导体衬底的上表面靠下侧，所以层间绝缘膜仿形于半导体衬底的上表面及栅极电极的上表面的形状而以大致一定的厚度形成。即，层间绝缘膜的上表面在栅极电极的上方比其他范围靠下侧。然后，实施使用能够将层间绝缘膜、栅极绝缘膜及半导体衬底蚀刻的蚀刻气体进行蚀刻的工序。由于层间绝缘膜的上表面在栅极电极的上方比其他范围靠下侧，所以在该工序中，在将层间绝缘膜蚀刻的过程中，在半导体衬底中，首先沟槽的肩部(半导体衬底的上表面与沟槽的侧面的边界部)露出。由于蚀刻气体能够将半导体衬底蚀刻，所以通过将该肩部蚀刻，在半导体衬底中，形成比该上表面靠下侧并且将该上表面与沟槽的侧面连接的连接面。此外，在该工序中，将栅极绝缘膜及层间绝缘膜蚀刻，以使栅极绝缘膜的上表面比连接面靠下侧，层间绝缘膜的上表面比栅极绝缘膜的上表面靠下侧。即，进行蚀刻，以使半导体衬底的上表面、连接面、栅极绝缘膜的上表面及层间绝缘膜的上表面依次逐渐位于下侧。因而，相邻的构成要素间的阶差小，在之后的形成金属膜的工序中，能够使金属膜的覆盖性提高。
附图说明
图1是实施例的半导体装置的剖视图。
图2是实施例的半导体装置的放大剖视图。
图3是用来说明实施例的半导体装置的制造工序的图。
图4是用来说明实施例的半导体装置的制造工序的图。
图5是用来说明实施例的半导体装置的制造工序的图。
图6是用来说明实施例的半导体装置的制造工序的图。
图7是用来说明实施例的半导体装置的制造工序的图。
图8是用来说明实施例的半导体装置的制造工序的图。
图9是变形例的半导体装置的主要部分剖视图。
具体实施方式
在本说明书公开的一例的半导体装置中，上述连接面、上述栅极绝缘膜的上述上表面、以及上述层间绝缘膜的上述上表面可以倾斜，以使得随着朝向上述沟槽的中心侧而向下侧位移。
在这样的结构中，连接面、栅极绝缘膜的上表面以及层间绝缘膜的上表面从半导体衬底的上表面朝向沟槽的中心侧平缓地向下侧位移。因此，能够进一步提高金属膜的覆盖性。此外，在上述的结构中，半导体衬底的上表面和沟槽的侧面被倾斜的连接面连接。因此，半导体衬底的上表面、连接面以及沟槽的侧面的各连接部分成为钝角，电场集中被缓解。因而，能够抑制栅极漏电流。
在本说明书公开的一例的半导体装置中，可以是，在上述连接面与上述栅极绝缘膜的上述上表面的边界处设置有第1阶差部，在上述栅极绝缘膜的上述上表面与上述层间绝缘膜的上述上表面的边界处设置有第2阶差部。
在本说明书公开的一例的半导体装置中，上述半导体衬底可以由SiC构成。
(实施例)
图1表示实施例的半导体装置10。半导体装置10是MOSFET(Metal－Oxide－Semiconductor Field－Effect Transistor)，具有半导体衬底12和电极、绝缘膜等。半导体衬底12由SiC(碳化硅)构成。但是，构成半导体衬底12的材料没有特别限定，例如也可以使用Si(硅)或GaN(氮化镓)等其他半导体材料。
在半导体衬底12的上表面12a，设置有多个沟槽22。各沟槽22沿着垂直于图1的纸面的方向相互平行地延伸。在半导体衬底12的上表面12a与沟槽22的侧面22a之间设有连接面40。半导体衬底12的上表面12a和沟槽22的侧面22a被连接面40连接。连接面40比半导体衬底12的上表面12a靠下侧。详细地讲，连接面40以从半导体衬底12的上表面12a朝向沟槽22的中心侧向下侧位移的方式倾斜。如图2所示，连接面40相对于半导体衬底12的上表面12a以角度θ1倾斜。角度θ1的值没有特别限定，例如是10°～30°。
各沟槽22的内表面被栅极绝缘膜24覆盖。栅极绝缘膜24的上表面24a比连接面40靠下侧。详细地讲，栅极绝缘膜24的上表面24a以朝向沟槽22的中心侧向下侧位移的方式倾斜。如图2所示，栅极绝缘膜24的上表面24a相对于半导体衬底12的上表面12a以角度θ2倾斜。角度θ2的值没有特别限定，例如是10°～30°。
在各沟槽22的内部，配置有栅极电极26。栅极电极26将栅极绝缘膜24的表面中的除了上端部分以外的范围覆盖。栅极电极26被栅极绝缘膜24从半导体衬底12绝缘。栅极电极26的上表面以朝向沟槽22的中心侧向下侧位移的方式倾斜。
在各沟槽22的内部，配置有层间绝缘膜28。栅极电极26的上表面被层间绝缘膜28覆盖。层间绝缘膜28的上表面28a比栅极绝缘膜24的上表面24a靠下侧。详细地讲，层间绝缘膜28的上表面28a以朝向沟槽22的中心侧向下侧位移的方式倾斜。如图2所示，层间绝缘膜28的上表面28a相对于半导体衬底12的上表面12a以角度θ3倾斜。角度θ3的值没有特别限定，例如是10°～30°。在本实施例中，角度θ1～θ3彼此大致相等。但是，角度θ1～θ3也可以分别是不同的值。
半导体衬底12的上表面12a、连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a被阻挡金属层52覆盖。阻挡金属层52例如由Ti(钛)和TiN(氮化钛)的层叠膜构成。阻挡金属层52沿着半导体衬底12的上表面12a、连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a而仿形于它们的形状以大致一定的厚度设置。在阻挡金属层52的上表面，配置有上部电极54。上部电极54例如由AlSi(铝硅)构成。由阻挡金属层52及上部电极54构成源极电极。
如图1所示，在半导体衬底12的内部，设置有多个源极区域30、体(body)区域32及漂移区域34。
各源极区域30是n型区域。各源极区域30配置于在半导体衬底12的上表面12a露出的位置。各源极区域30与阻挡金属层52相接。各源极区域30在对应的沟槽22的侧面22a处与栅极绝缘膜24相接。
体区域32是p型区域。体区域32与各源极区域30相接。体区域32具有接触区域32a和主体区域32b。接触区域32a具有比主体区域32b高的p型杂质浓度。接触区域32a被两个源极区域30夹着，与阻挡金属层52相接。主体区域32b配置在源极区域30及接触区域32a的下侧。主体区域32b在沟槽22的侧面22a处与栅极绝缘膜24相接。主体区域32b在源极区域30的下侧与栅极绝缘膜24相接。
漂移区域34是n型区域。漂移区域34配置在体区域32的下侧。漂移区域34被体区域32从源极区域30分离。漂移区域34在沟槽22的侧面22a及底面处与栅极绝缘膜24相接。漂移区域34在体区域32的下侧与栅极绝缘膜24相接。
虽然没有图示，但在漂移区域34的下侧，设有n型杂质浓度比漂移区域34高的漏极区域。漏极区域在半导体衬底12的下表面露出。半导体衬底12的下表面被漏极电极覆盖。
在半导体装置10的使用时，半导体装置10、负载(例如马达)和电源串联连接。以使半导体装置10的漏极电极侧成为比源极电极侧高电位的朝向施加电源电压。当对栅极电极26施加栅极导通电位(比栅极阈值高的电位)，则在与栅极绝缘膜24相接的范围的主体区域32b中形成沟道(反型层)，半导体装置10导通。当对栅极电极26施加栅极截止电位(栅极阈值以下的电位)，则沟道消失，半导体装置10截止。
如以上说明，在本实施例的半导体装置10中，半导体衬底12具备将半导体衬底12的上表面12a与沟槽22的侧面22a连接的连接面40。该连接面40比半导体衬底12的上表面12a靠下侧。此外，栅极绝缘膜24的上表面24a比连接面40靠下侧，层间绝缘膜28的上表面28a比栅极绝缘膜24的上表面24a靠下侧。具体而言，连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a以从半导体衬底12的上表面12a朝向沟槽22的中心侧平缓地向下侧位移的方式倾斜。这样，在本实施例的半导体装置10中，半导体衬底12的上表面12a、连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a以依次逐渐位于下侧的方式设置。因而，相邻的构成要素间的阶差小，能够提高将它们覆盖的阻挡金属层52的覆盖性。
此外，在本实施例的半导体装置10中，半导体衬底12的上表面12a和沟槽22的侧面22a被倾斜的连接面40连接。因此，半导体衬底12的上表面12a与连接面40的连接部分、以及连接面40与沟槽22的侧面22a的连接部分成为钝角，电场集中被缓解。因而，能够抑制栅极漏电流。
接着，参照图3～图8对半导体装置10的制造方法进行说明。另外，在图3～图8中，省略了半导体衬底12的内部的MOSFET的构造(源极区域30、体区域32等)的图示。首先，如图3所示，在将沟槽22形成在半导体衬底12的上表面12a之后，形成将从半导体衬底12的上表面12a到沟槽22的内表面的范围覆盖的绝缘膜64。接着，通过在绝缘膜64的表面整体形成多晶硅层66，将沟槽22内用多晶硅层66填埋。在该工序中，由于沟槽22具有深度，所以在沟槽22的上方，在多晶硅层66的上表面形成凹陷66a。
接着，如图4所示，通过将多晶硅层66蚀刻，在沟槽22的内部形成栅极电极26。这里，将多晶硅层66蚀刻，直到多晶硅层66的上表面的位置比半导体衬底12的上表面12a的位置靠下侧。在该工序中，由于蚀刻前的多晶硅层66在沟槽22的上方具有凹陷66a(参照图3)，所以多晶硅层66的蚀刻在维持着凹陷66a的形状的状态下进展。结果，如图4所示，蚀刻后的多晶硅层66的上表面也具有与凹陷66a同样的形状。即，残留在沟槽22内的多晶硅层66的上表面具有以随着朝向沟槽22的中心侧而向下侧位移的方式倾斜的形状。残留在沟槽22内的多晶硅层66成为栅极电极26。
接着，如图5所示，形成将从绝缘膜64的表面到栅极电极26的上表面的范围覆盖的绝缘膜68。绝缘膜68沿着绝缘膜64的上表面和栅极电极26的上表面，仿形于它们的形状而以大致一定的厚度形成。因此，在栅极电极26的上方，绝缘膜68的上表面具有仿形于栅极电极26的上表面26a的形状(凹陷68a)。
接着，将绝缘膜68干式蚀刻。在蚀刻中，作为蚀刻气体，例如使用C4F8和O2的混合气体。由于在绝缘膜68的上表面形成有凹陷68a(参照图5)，所以如图6所示，在将绝缘膜68蚀刻的过程中，在半导体衬底12中首先沟槽22的肩部22b露出。由于C4F8和O2的混合气体是能够将半导体衬底12及绝缘膜64蚀刻的气体，所以如果之后继续蚀刻，则如图7所示，肩部22b被蚀刻并且绝缘膜64被蚀刻。在该工序中，进行蚀刻直到将半导体衬底12的上表面12a覆盖的绝缘膜64被除去(即，直到半导体衬底12的上表面12a露出)。由此，形成将半导体衬底12的上表面12a与沟槽22的侧面22a连接的连接面40。此外，残留的绝缘膜64成为栅极绝缘膜24，残留的绝缘膜68成为层间绝缘膜28。在该工序中，半导体衬底12、绝缘膜64及绝缘膜68的蚀刻在维持着形成在绝缘膜68上表面的凹陷68a的形状的状态下进展。因此，蚀刻后的连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a具有仿形于凹陷68a的形状。
接着，如图8所示，在跨半导体衬底12的上表面12a、连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面26a的范围中形成阻挡金属层52。由于连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a以朝向沟槽22的中心侧向下侧位移的方式倾斜，所以这些表面被比较平滑地连接。因而，能够将上表面12a、连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a用阻挡金属层52无间隙地覆盖。然后，通过形成上部电极54、漏极电极等，半导体装置10完成。
另外，在上述的制造方法中，既可以使用预先形成了MOSFET的构造的半导体衬底12实施图3～图8所示的工序，也可以在图7所示的工序之后在半导体衬底12中形成MOSFET的构造。
此外，在上述的实施例中，连接面40、栅极绝缘膜24的上表面24a及层间绝缘膜28的上表面28a成为平滑的倾斜面。但是，例如也可以如图9所示那样，在连接面40与栅极绝缘膜24的上表面24a的边界处设置阶差部80，在栅极绝缘膜24的上表面24a与层间绝缘膜28的上表面28a的边界处设置阶差部82。半导体衬底12、栅极绝缘膜24及层间绝缘膜28蚀刻速率相互不同。具体而言，蚀刻速率以半导体衬底12、栅极绝缘膜24、层间绝缘膜28的顺序变高。因而，在进行图6及图7所示的干式蚀刻的工序中，能够发生图9所示那样的阶差部80、82。各阶差部80、82的高度例如是10nm以下。即使是这样的结构，也由于相邻的构成要素间的阶差比以往小，所以能够确保阻挡金属层52的覆盖性。
此外，在上述的实施例中，对半导体装置是MOSFET的情况进行了说明，但半导体装置例如也可以是IGBT或二极管。
以上，对实施方式详细地进行了说明，但它们不过是例示，并不限定权利要求。在权利要求书所记载的技术中，包含将以上例示的具体例各种各样地变形、变更后的形态。本说明书或附图中说明的技术要素单独地或通过各种组合来发挥技术实用性，并不限定于申请时在权利要求书中记载的组合。此外，本说明书或附图中例示的技术同时达成多个目的，达成其中1个目的本身就具有技术实用性。

Claims (5)

1.一种半导体装置，其特征在于，
具备：
半导体衬底；
沟槽，设置在上述半导体衬底的上表面；
栅极绝缘膜，将上述沟槽的内表面覆盖；
栅极电极，设置在上述沟槽的内部，被上述栅极绝缘膜从上述半导体衬底绝缘；
层间绝缘膜，设置在上述沟槽的内部，将上述栅极电极的上表面覆盖；以及
金属膜；
上述半导体衬底具备连接面，该连接面比上述半导体衬底的上述上表面靠下侧并且将上述半导体衬底的上述上表面与上述沟槽的侧面连接；
上述栅极绝缘膜的上表面比上述连接面靠下侧；
上述层间绝缘膜的上表面比上述栅极绝缘膜的上述上表面靠下侧；
上述金属膜将上述半导体衬底的上述上表面、上述连接面、上述栅极绝缘膜的上述上表面以及上述层间绝缘膜的上述上表面覆盖。
2.如权利要求1所述的半导体装置，其特征在于，
上述连接面、上述栅极绝缘膜的上述上表面及上述层间绝缘膜的上述上表面以随着朝向上述沟槽的中心侧而向下侧位移的方式倾斜。
3.如权利要求2所述的半导体装置，其特征在于，
在上述连接面与上述栅极绝缘膜的上述上表面的边界处设有第1阶差部；
在上述栅极绝缘膜的上述上表面与上述层间绝缘膜的上述上表面的边界处设有第2阶差部。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述半导体衬底由SiC构成。
5.一种制造方法，是半导体装置的制造方法，其特征在于，
具备：
在半导体衬底的上表面形成沟槽的工序；
在上述沟槽内形成栅极绝缘膜和被上述栅极绝缘膜从上述半导体衬底绝缘的栅极电极的工序，其中，以使上述栅极电极的上表面比上述半导体衬底的上述上表面靠下侧的方式形成上述栅极电极；
形成将从上述半导体衬底的上述上表面到上述栅极电极的上述上表面的范围覆盖的层间绝缘膜的工序；
使用能够将上述层间绝缘膜、上述栅极绝缘膜及上述半导体衬底蚀刻的蚀刻气体进行蚀刻的工序，其中，将上述栅极绝缘膜、上述层间绝缘膜及上述半导体衬底蚀刻，以使得在上述半导体衬底中形成比上述半导体衬底的上述上表面靠下侧并且将上述半导体衬底的上述上表面与上述沟槽的侧面连接的连接面，上述栅极绝缘膜的上表面比上述连接面靠下侧并且上述层间绝缘膜的上表面比上述栅极绝缘膜的上述上表面靠下侧；以及
形成将上述半导体衬底的上述上表面、上述连接面、上述栅极绝缘膜的上述上表面以及上述层间绝缘膜的上述上表面覆盖的金属膜的工序。
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