KR101644372B1 - 내부에 질화물층을 가지는 전극간 유전체를 포함하는 보호 게이트 트렌치 전계효과 트렌지스터를 형성하기 위한 구조 및 방법 - Google Patents
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Abstract
보호 게이트 전계효과 트랜지스터(FET)는 반도체 영역 내로 연장된 복수의 트렌치들을 포함한다. 보호 전극은 상기 트렌치들 각각의 바닥 부분 내에 위치하고, 게이트 전극은 상기 트렌치들 각각 내에서 상기 보호 전극 상에 위치한다. 전극간 유전체는 상기 보호 전극과 상기 게이트 전극 사이에서 연장된다. 상기 전극간 유전체는 제1 산화물층과 상기 제1 산화물층 상의 질화물층을 포함한다.
전계효과 트렌지스터, 보호 게이트, 전극간 유전체, 질화물층
Description
본 발명은 일반적으로 반도체 기술에 관한 것이고, 보다 상세하게는 보호 게이트 트렌치 전계효과 트랜지스터들 내의 전극간 유전체들 및 게이트 유전체들을 형성하기 위한 구조들 및 방법들에 관한 것이다.
보호 게이트 트렌치 전계효과 트랜지스터들은, 보호 전극이 게이트-드레인 캐피시턴스(Cgd)를 감소시키고 온-저항의 손실없이 트랜지스터의 항복 전압을 개선시키는 점에서 종래의 전계효과 트랜지스터들에 비하여 잇점들이 있다. 종래의 보호 게이트 트렌치 전계효과 트랜지스터들은 게이트 전극 하측에 보호 전극을 포함한다. 상기 보호 전극 및 상기 게이트 전극은 전극간 유전체 또는 IED(inter-electrode dielectric)으로 지칭되는 유전체층에 의하여 서로 절연된다. 상기 게이트 전극은 게이트 유전체에 의하여 인접한 몸체 영역들로부터 절연된다. 상기 전극간 유전체 및 상기 게이트 유전체를 형성하는 종래의 방법들은 열산화 공정 및 /또는 화학 기상 증착(CVD) 공정을 포함한다.
종래의 보호 게이트 트렌치 전계효과 트랜지스터들은 많은 단점들이 있다. 게이트 전극들은 높은 전기장을 야기하는 날카로운 구석들을 포함하고, 이에 따라 게이트 누설을 증가시킬 수 있다. 또한, 열산화에 의하여 형성된 전극간 유전체 또는 게이트 유전체는 인접한 트렌치들 사이에서 및 트렌치 측벽들을 따라서 메사 영역을 소비하고, 이에 따라 임계 치수(critical dimension, CD) 손실을 야기한다. 또한, 화학 기상 증착(CVD)에 의하여 형성된 전극간 유전체 또는 게이트 유전체는 상대적으로 높은 계면 전하들과 유전 트랩 전하들을 가지며, 이에 따라 누설을 증가시키고, 유전 품질을 감소시킨다.
따라서, 개선된 전극간 유전체 및 게이트 유전체층들을 가지는 보호 게이트 트렌치 전계효과 트랜지스터들을 형성하기 위한 구조들 및 방법들이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 개선된 전극간 유전체 및 게이트 유전체층들을 가지는 보호 게이트 트렌치 전계효과 트랜지스터들의 구조들을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 개선된 전극간 유전체 및 게이트 유전체층들을 가지는 보호 게이트 트렌치 전계효과 트랜지스터들을 형성하기 위한 방법들을 제공하는 것이다.
본 발명의 일실시예에 따라서, 보호 게이트 전계효과 트랜지스터(FET)는 반도체 영역 내로 연장된 복수의 트렌치들을 포함한다. 보호 전극은 상기 트렌치들 각각의 바닥 부분 내에 위치하고, 게이트 전극은 상기 트렌치들 각각 내에서 상기 보호 전극 상에 위치한다. 전극간 유전체는 상기 보호 전극과 상기 게이트 전극 사이에서 연장된다. 상기 전극간 유전체는 제1 산화물층과 상기 제1 산화물층 상의 질화물층을 포함한다.
일 실시예에 있어서, 상기 보호 게이트 전계효과 트랜지스터는 상기 트렌치들 각각의 하부 측벽들과 바닥을 라이닝하는 보호 유전체를 더 포함한다. 상기 보호 전극의 대향하는 측들에 인접한 리세스들을 형성하기 위하여, 상기 보호 유전체의 최상 표면들은 상기 보호 전극의 최상 표면에 대하여 상대적으로 리세스된다. 상기 제1 산화물층과 상기 질화물층은 상기 리세스들을 매립한다.
다른 실시예에 있어서, 상기 제1 산화물층과 상기 질화물층은, 상기 복수의 트렌치들의 깊이를 따라서 상기 보호 전극과 중첩한다.
다른 실시예에 있어서, 상기 보호 게이트 전계효과 트랜지스터는 상기 게이트 전극과 상기 반도체 영역 사이에서 연장된 게이트 유전체를 더 포함한다. 상기 게이트 유전체는 제1 산화물층 및 상기 제1 산화물층 상의 질화물층을 포함한다.
다른 실시예에 있어서, 상기 전극간 유전체 내의 상기 질화물층과 상기 게이트 유전체 내의 상기 질화물층은 접촉한다.
다른 실시예에 있어서, 상기 게이트 유전체는, 상기 게이트 전극과 상기 질화물층 사이에서 수직으로 연장된 제2 산화물층을 더 포함한다.
또 다른 실시예에 있어서, 상기 전극간 유전체는 상기 질화물층 상의 제2 산화물층을 더 포함한다.
본 발명의 다른 실시예에 따라서, 보호 게이트 전계효과 트랜지스터는 다음과 같이 형성된다. 반도체 영역 내에 복수의 트렌치들을 형성한다. 상기 트렌치들 각각의 바닥 부분 내에 보호 전극을 형성한다. 상기 보호 전극 상에서 모두 측방향으로 연장된 제1 산화물층과 질화물층을 포함하는 유전체층을 형성한다. 상기 보호 전극 상에 게이트 전극을 형성한다.
일실시예에 있어서, 상기 유전체층을 형성하는 단계는, 상기 제1 산화물층을 형성하는 단계, 상기 제1 산화물층 상에 상기 질화물층을 형성하는 단계; 및 상기 질화물층 상에 제2 산화물층을 형성하는 단계를 포함한다.
다른 실시예에 있어서, 상기 트렌치들 각각의 하부 측벽들과 바닥을 라이닝 하는 보호 유전체를 형성한다. 상기 보호 전극의 대향하는 측들에 인접한 리세스들을 형성하기 위하여, 상기 보호 유전체의 최상 표면들은 상기 보호 전극의 최상 표면에 대하여 상대적으로 리세스된다. 상기 제1 산화물층과 상기 질화물층은 상기 리세스들을 매립한다.
다른 실시예에 있어서, 상기 질화물층은, 상기 게이트 전극과 상기 반도체 영역 사이에서 상기 트렌치들 각각의 상부 측벽들을 따라서 수직으로 더 연장된다.
다른 실시예에 있어서, 상기 제1 산화물층은 열산화 공정을 이용하여 형성하고, 이에 따라 상기 트렌치들 각각의 상부 측벽들을 따라서 수직으로 연장된 산화물층을 또한 형성한다.
또 다른 실시예에 있어서, 측방향으로 연장된 상기 제1 산화물층의 두께는, 상기 트렌치들 각각의 상기 상부 측벽들을 따라서 수직으로 연장된 상기 산화물층의 두께에 비하여 두껍다.
하기의 상세한 설명과 첨부된 도면들은 본 발명의 본질과 잇점들에 대한 더 깊은 이해를 위하여 제공된다.
본 발명의 실시예들에 따른 전극간 유전체 및 게이트 유전체는, 감소된 임계 치수 손실, 용이하게 측정가능한 두께, 보호 전극과 게이트 전극 사이의 낮은 전기장과 감소된 게이트 누설, 상대적으로 낮은 계면 전하들 및 유전 트랩 전하들, 낮은 게이트 누설 및 개선된 유전 품질, 보호 전극의 도핑의 변화들에 대한 감소된 두께 민감도, 유전체층들 내로의 감소된 도판트 확산, 및 파티클들과 핀홀들에 대 하여 더 강건함과 같은 잇점이 있다.
본 발명의 실시예들에 따라서, 보호 게이트 트렌치 전계효과 트랜지스터(field effect transistor, FET)의 전극간 유전체(inter-electrode dielectric, IED)와 게이트 유전체는 제1 산화물층과 질화물층을 포함한다. 또한, 일부 실시예들은 상기 질화물층 상의 제2 산화물층을 포함한다. 상기 제1 산화물층 및 상기 질화물층은 보호 전극의 대향하는 측면들에 인접한 상기 보호 유전체 상에 리세스들을 매립하며, 그렇지 않으면 상기 게이트 전극의 바닥 상에 날카로운 구석들을 형성할 수 있다. 이것은 상기 보호 전극과 상기 게이트 전극 사이의 누설을 감소시킨다. 본 발명의 이러한 실시예들과 다른 실시예들 및 다른 형상들과 장점들이 하기에 상세하게 설명된다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 보호 게이트 트렌치 전계효과 트랜지스터의 전극간 유전체 및 게이트 유전체층들을 형성하는 공정의 다양한 단계들에서의 개략적인 단면도들이다. 하기의 설명들은 단지 예시적이고, 본 발명의 범위는 이러한 특정한 예들에 한정되는 것은 아님을 이해하여야 한다. 이러한 어플리케이션의 도면들에서의 다양한 치수들은 정확한 축적이 아니며, 다양한 구조적 형상들을 보다 명확하게 나타내기 위하여 적절하게 그 크기가 확대되거나 감소될 수 있다.
도 1a에 있어서, 보호 게이트 트렌치 전계효과 트랜지스터를 형성하기 위한 기초로서 반도체 영역(100)이 제공된다. 공지된 기술들을 이용하여, 반도체 영 역(100)의 표면 상에 하드 마스크(102)를 형성한다. 일실시예에 있어서, 하드 마스크(102)는 산화물을 포함한다. 도 1b에 있어서, 종래의 포토리소그래피 및 식각 기술들을 이용하여, 반도체 영역(100) 내에 트렌치(104)를 형성한다. 일실시예에 있어서, 반도체 영역(100)은 고농도 도핑된 n+ 형 기판 상에 형성된 n 형 에피택셜층을 포함한다. 일부 실시예들에 있어서, 트렌치(104)는 상기 에피택셜층 내로 연장되고, 그 내에서 종료된다. 다른 실시예들에 있어서, 트렌치(104)는 상기 에피택셜층을 관통하여 연장되고 상기 기판 내에서 종료된다. 트렌치(104)를 형성한 후에, 하드 마스크(102)를 제거할 수 있다.
도 1c에 있어서, 공지된 기술들을 이용하여, 트렌치(104)의 측벽들과 바닥을 따라서, 또한 트렌치(104)에 인접한 메사 영역들 상에 보호 유전체(106)를 형성한다. 일실시예에 있어서, 보호 유전체(106)는 700Å 내지 1300Å의 범위의 두께를 갖는 산화물을 포함하고, 종래의 산화물 증착 또는 열산화 공정을 이용하여 형성될 수 있다.
도 1d에 있어서, 공지된 기술들을 이용하여 트렌치(104)의 하측 부분 내의 보호 유전체(106) 상에 보호 전극(108)을 형성한다. 보호 전극(108)의 형성은 트렌치(104)를 매립하도록 보호 유전체(106) 상에 폴리실리콘 층을 증착하는 단계를 포함할 수 있다. 종래의 폴리실리콘 증착 기술들을 이용하여, 상기 폴리실리콘을 증착할 수 있다. 이어서, 공지된 기술들을 이용하여, 상기 폴리실리콘을 식각할 수 있고, 이에 따라 상기 폴리실리콘을 리세스하고, 트렌치(104)의 하측 부분 내에 보호 전극(108)을 형성할 수 있다.
공지된 유전체 식각 기술들을 이용하여, 트렌치(104)의 상부 측벽들을 따라서 및 트렌치(104)에 인접한 메사 영역들 상의 보호 유전체(106)의 부분들을 제거할 수 있다. 이러한 유전체 식각 공정은 보호 유전체(106)의 최상 표면들이 보호 전극(108)의 최상 표면에 대하여 상대적으로 리세스되도록 보호 유전체(106)를 식각하고, 이에 따라 보호 전극(108)의 상측 부분과 반도체 영역(100) 사이에 리세스들(110)을 형성한다.
도 1e에 있어서, 보호 전극(108) 상에 및 트렌치(104)의 상부 측벽들을 따라서, 전극간 유전체(117) 및 게이트 유전체(119)를 형성한다. 전극간 유전체(117) 및 게이트 유전체(119)는 제1 산화물층(112a, 112b) 및 질화물층(114)을 포함한다. 또한, 일부 실시예들은 제2 산화물층(116)을 포함한다.
공지된 기술들을 이용하여, 상부 트렌치 측벽들 (부분 112a) 및 보호 전극(108) (부분 112b)을 따라서 제1 산화물층(112a, 112b)을 형성한다. 또한, 제1 산화물층(112a, 112b)은 트렌치(104)에 인접한 메사 영역들을 덮을 수 있다. 일실시예에 있어서, 종래의 열산화 공정을 이용하여 제1 산화물층(112a, 112b)을 형성할 수 있고, 제1 산화물층(112a, 112b)은 150Å 내지 300Å의 범위의 두께를 가질 수 있다. 일부 실시예들에 있어서, 상기 게이트 전극 및 상기 보호 전극 사이의 누설을 감소시키도록, 게이트 유전체(119)에 비하여 더 두꺼운 전극간 유전체(117)를 가지는 것이 바람직하다. 이러한 실시예들에 있어서, 공지된 기술들을 이용하여 저온 열산화 공정(예를 들어, 약 850℃)을 수행할 수 있고, 이에 따라 상부 트렌치 측벽들을 따라서 형성된 산화물층(112a)에 비하여 상기 폴리실리콘 보호 전극 의 최상측을 따라서 더 두꺼운 산화물층(112b)을 형성한다 (도 1e에 도시된 바와 같음). 이러한 공정을 이용하여, 1.5:1 내지 2:1 범위의 두께 비율 및 그 보다 높은 두께 비율을 달성할 수 있다.
제1 산화물층(112a, 112b) 상에 질화물층(114)을 형성한다. 일실시예에 있어서, 종래의 저압 화학기상증착(low pressure chemical vapor deposition, LPCVD) 공정을 이용하여, 질화물층(114)을 형성할 수 있고, 질화물층(114)은 200Å 내지 600Å의 범위의 두께를 가질 수 있다. 일실시예에 있어서, 질화물층(114) 및 제1 산화물층(112a, 112b)의 두께들은, 질화물층(114) 및 제1 산화물층(112a, 112b)이 리세스들(110)을 매립하는 것을 보장하도록 선택된다. 상기 저압 화학기상증착(LPCVD) 공정은 임계 치수(CD) 손실을 감소시키는 이점이 있고, 이는 열산화 공정과 같이 상기 트렌치 측벽들을 따라서 상기 반도체 영역을 소비하지 않기 때문이다.
일실시예에 있어서, 도 1f에 도시된 바와 같이, 제1 산화물층(112a, 112b) 및 질화물층(114)은 리세스들(110)을 매립하여 영역들(118)을 형성한다. 영역들(118)은 트렌치(104)의 깊이를 따라서 보호 전극(108)과 중첩된다. 종래의 보호 게이트 트렌치 전계효과 트랜지스터들에 있어서, 영역들(118)은 통상적으로 폴리실리콘으로 매립되고, 이에 따라 높은 전기장과 증가된 게이트 누설을 야기하는, 상기 게이트 전극의 바닥 상에 날카로운 구석들을 형성한다. 따라서, 제1 산화물층(112a, 112b)과 질화물층(114)을 이용하여 영역들(118)을 매립함으로써 전기장을 낮추고 게이트 누설을 감소시킨다.
종래의 방법들을 이용하여, 질화물층(114) 상에 제2 산화물층(116)을 형성할 수 있다. 일실시예에 있어서, 종래의 열산화 공정을 이용하여, 제2 산화물층(116)을 형성될 수 있고, 제2 산화물층(116)은 25Å 내지 45Å의 범위의 두께를 가질 수 있다. 제2 산화물층(116)은 부분적으로 형성될 수 있으며, 이는 폴리실리콘 게이트(120) 및 질화물층(114)이 좋은 계면을 형성하지 않기 때문이다.
도 1f에 있어서, 트렌치(104)의 상측 부분 내에 게이트 전극(120)을 형성한다. 게이트 전극(120)의 형성은 트렌치(104)를 매립하기 위하여 전극간 유전체(117) 및 게이트 유전체(119) 상에 폴리실리콘을 증착하는 단계를 포함할 수 있다. 종래의 폴리실리콘 증착 기술들을 이용하여, 상기 폴리실리콘을 증착할 수 있다. 이어서, 트렌치(104)의 상기 상측 부분 내에 게이트 전극(120)을 형성하기 위하여, 공지된 기술들을 이용하여, 상기 증착된 폴리실리콘을 식각한다. 도 1f에 도시된 바와 같이, 게이트 전극(120)의 최상측은 반도체 영역(100)의 표면 이하로 리세스될 수 있다. 상기 폴리실리콘 식각은 트렌치(104)에 인접한 메사 영역들 상으로 연장된 제1 산화물층(112a, 112b), 질화물층(114), 및 제2 산화물층(116)의 부분들을 또한 제거할 수 있다. 일실시예에 있어서, 상기 폴리실리콘 리세스 식각은 제2 산화물층(116) 상에서 종료되는 제1 폴리실리콘 식각 단계를 포함한다. 상기 메사 영역들 상의 제2 산화물층(116)을 제거하기 위하여, 짧은 산화물 식각 단계가 이어질 수 있다. 이어서, 게이트 전극(120)을 리세스 하기 위하여 위한 적시의 폴리실리콘 식각 단계를 수행할 수 있다. 상기 단계는 상기 메사 영역들 상의 질화물층(114)을 또한 제거할 수 있으며, 반면, 상기 제1 산화물층(112a, 112b)은 잔존하여 상기 메사 표면들을 보호한다. 상기 메사 영역들 상의 제1 산화물층(112a, 112b)을 제거하기 위하여, 최종 산화물 식각 단계를 수행할 수 있다. 또는, 상기 메사 영역들 상으로 연장된 제1 산화물층(112a, 112b), 질화물층(114), 및 제2 산화물층(116)의 부분들은 폴리실리콘 리세스 식각 이후에 제거될 수 있다.
보호 게이트 트렌치 전계효과 트랜지스터 구조의 남은 부분들은 수 많은 공지된 기술들 중의 어느 하나를 이용하여 형성될 수 있다. 도 2는 본 발명의 일실시예에 따른 더 완성된 보호 게이트 트렌치 전계효과 트랜지스터 구조의 개략적인 단면도이다
도 2에 있어서, 반도체 영역(200)은 고농도 도핑된 n+ 형 기판(222) 상의 n 형 드리프트 영역(224)을 포함한다. 본 실시예에 있어서, 트렌치(204)는 드리프트 영역(224) 내로 연장된다. p 형 전도성의 몸체 영역들(226)은 드리프트 영역(224) 상에서 연장된다. n+ 형 전도성의 소스 영역들(228)이 트렌치(104)의 측면에 위치한다. 일실시예에 있어서, 공지된 기술들을 이용하여, 기판(222) 상에 형성된 n 형 에피택셜층의 상측 부분 내에 드리프트 영역(224)을 형성한다. 또는, 트렌치(204)를 식각하기 전에, 소스 영역들(228)과 몸체 영역들(226)을 형성할 수 있다. 도 1a 내지 도 1f와 관련하여 설명한 기술과 유사한 기술을 이용하여, 보호 유전체(206), 보호 전극(208), 게이트 전극(220), 전극간 유전체(217), 및 게이트 유전체(219)를 형성할 수 있다.
도 2의 단면은 스트라이프-형상이고 서로에 대하여 평행하게 연장된 소스 영역들(228)과 트렌치(204)와 함께 개방형 셀 구성이 이용되는 실시예에 상응한다. 본 실시예에 있어서, 주기적으로 또는 연속적으로 상기 소스 스트라이프를 따르는 p+ 형 도전형의 고농도 몸체 영역들(230)을 형성하기 위하여, 종래의 기술들을 이용한다. 상기 구조 상에 유전체층(예를 들어, BPSG)을 형성하고, 후속의 리플로우 공정에 이어서 유전체 돔(232, dielectric dome)을 형성하기 위하여 패터닝한다. 소스 영역들(228) 및 고농도 몸체 영역들(230)과 전기적으로 접촉되는 최상측 전도성 상호연결층(234)(예를 들어, 금속을 포함함)을 전체 구조 상에 형성할 수 있다. 이와 유사하게, 공지된 기술들을 이용하여, 기판(222)의 하측과 전기적으로 접촉하고, 예를 들어, 금속을 포함하는, 바닥측 전도성 상호연결층(미도시)을 형성할 수 있다. 본 발명의 방법은 개방형 셀 구성에 한정되는 것은 아니다. 폐쇄형 셀 구성에의 본 발명의 변형은 본 개시를 고려하여 본 기술분야의 당업자에게는 명백하다.
도 2에 도시된 실시예가 n 채널 전계효과 트랜지스터를 도시한다고 하여도, 다양한 반도체 영역들의 극성을 반대로 함으로써 p 채널 전계효과 트랜지스터를 구현할 수 있다. 또한, 반도체 영역들(100, 200)이 기판 상에서 연장된 에피택셜층을 포함하는 실시예들에 있어서, 기판과 에피택셜층이 동일한 도전형인 모스펫(MOSFET)들을 구현할 수 있고, 또한 기판과 에피택셜층이 반대인 도전형인 절연 게이트 양극성 트랜지스터(IGBT)들을 구현할 수 있다.
다른 잇점들 및 특징들 중에서, 본 발명의 실시예들에 따른 전극간 유전체 및 게이트 유전체는, 감소된 임계 치수 손실(메사 영역들 또는 트렌치 측벽들을 소비하지 않는 질화물층(114)의 증착 공정을 이용함), 용이하게 측정가능한 두께(질 화물층(114)은 상기 메사 영역들 또는 트렌치 측벽들의 추가적인 소비 없이 더 두꺼워질 수 있음), 보호 전극과 게이트 전극 사이의 낮은 전기장과 감소된 게이트 누설(게이트 폴리실리콘을 대신하여 제1 산화물층(112a, 112b) 및 질화물층(114)으로 영역들(118)을 매립함에 의함), 상대적으로 낮은 계면 전하들 및 유전 트랩 전하들(제1 산화물층(112a, 112b)에 대하여 열산화 공정을 이용하고, 이는 증착막에 비하여 우수한 품질을 가짐), 낮은 게이트 누설 및 개선된 유전 품질(산화막과 질화막 모두를 포함하는 유전체를 이용함), 보호 전극(108)의 도핑의 변화들에 대한 감소된 두께 민감도(질화물층(114)에 대하여 증착 공정을 이용하고, 이는 열공정에 비하여 도핑의 변화들이 덜 민감함), 유전체층들 내로의 감소된 도판트 확산(질화물층(114)은 확산에 대한 방지물로 작용함), 및 파티클들과 핀홀들에 대하여 더 강함(각각의 막 내의 결함들이 정렬되는 확률을 감소시키는 유전체 내의 하나 이상의 막을 이용함)의 잇점이 있다. 또한, 본 명세서에 설명된 본 발명의 실시예들은 종래의 공정들과 용이하게 결합하도록 변경하는 것이 간단한 잇점이 있다. 예를 들어, 희생층을 요구하지 않는다. 증착되는 각각의 유전막은 최종 전극간 유전체 및 게이트 유전체의 부분으로 잔류한다. 또한, 종래의 공정들과는 달리, 본 발명의 실시예에 따라서, 전극간 유전체와 게이트 유전체는 동시에 형성될 수 있다. 전극간 유전체를 위하여 요구되는 공정 단계들과는 개별적으로, 게이트 유전체를 형성하기 위하여 추가적인 공정 단계들이 요구되지 않는다.
지금까지 특정한 실시예들이 도시되고 설명되었다고 하여도, 본 발명의 실시예들은 이에 한정되는 것은 아니다. 예를 들어, 본 발명으로부터 벗어나지 않고, 도시되고 설명된 구조들의 도핑 극성들이 반대로 되고 및/또는 다양한 원소들의 도핑 농도들이 변화할 수 있음을 이해할 수 있다. 또한, 상술한 다양한 실시예들은 실리콘, 실리콘 탄화물, 갈륨 비소, 갈륨 질화물, 다이아몬드, 또는 다른 반도체 물질들에 대하여 적용될 수 있다. 또한, 본 발명의 범위를 벗어나지 않고, 본 발명의 하나 또는 그 이상의 실시예들의 특징들이 본 발명의 다른 실시예들의 하나 또는 그 이상의 특징들과 결합할 수 있다.
그러므로, 본 발명의 범위는 상술한 설명을 참조하여 한정되는 것이 아니며, 균등물의 모든 범위를 포함하면서, 첨부된 청구항들을 참조하여 결정되어야 한다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 보호 게이트 트렌치 전계효과 트랜지스터의 전극간 유전체 및 게이트 유전체를 형성하는 공정들의 다양한 단계들에서의 개략적인 단면도들이다.
도 2는 본 발명의 일실시예에 따른 보호 게이트 트렌치 전계효과 트랜지스터 구조의 개략적인 단면도이다.
Claims (43)
- 반도체 영역 내에 배치된 트렌치;상기 트렌치의 바닥 부분 내에 배치된 보호 전극;상기 보호 전극 위로 배치된 게이트 전극;상기 보호 전극과 상기 게이트 전극 사이에 배치된 전극간 유전체(inter-electrode dielectric, IED); 및상기 게이트 전극과 상기 반도체 영역 사이에 배치된 게이트 유전체;를 포함하고,상기 전극간 유전체는:제1 산화물층; 및상기 제1 산화물층 상에 배치된 질화물층;을 포함하며,상기 게이트 유전체는:상기 제1 산화물층;상기 제1 산화물층 상에 배치된 상기 질화물층; 및상기 게이트 전극과 상기 질화물층 사이에 배치된 제2 산화물층;을 포함하는 보호 게이트 전계효과 트랜지스터(FET).
- 제 1 항에 있어서, 상기 반도체 영역은,기판 위에 배치된 제1 도전형의 드리프트 영역으로서, 상기 기판은 상기 드리프트 영역의 도핑 농도보다 높은 도핑 농도를 가지는, 상기 드리프트 영역;상기 드리프트 영역 위에 배치된 제2 도전형의 몸체 영역; 및상기 트렌치에 인접한 상기 몸체 영역 내에 배치된 제1 도전형의 소스 영역;을 포함하며, 상기 트렌치는 상기 드리프트 영역 내로 연장되고, 상기 드리프트 영역 내에서 종료되는 보호 게이트 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 반도체 영역은,기판 위에 배치된 제1 도전형의 드리프트 영역으로서, 상기 기판은 상기 드리프트 영역의 도핑 농도보다 높은 도핑 농도를 가지는, 상기 드리프트 영역;상기 드리프트 영역 위에 배치된 제2 도전형의 몸체 영역; 및상기 트렌치에 인접한 상기 몸체 영역 내에 배치된 제1 도전형의 소스 영역;을 포함하고, 상기 트렌치는 상기 기판 내로 연장되고, 상기 기판 내에서 종료되는 보호 게이트 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 트렌치의 하부 측벽과 바닥 표면을 라이닝하는 보호 유전체를 더 포함하고,제1 리세스가 상기 보호 전극의 제1 측 상에서 정의되고, 제2 리세스가 상기 보호 전극의 제2 측 상에서 정의되도록 상기 보호 유전체의 최상 표면은 상기 보호 전극의 최상 표면에 대하여 상대적으로 리세스되고, 상기 제1 산화물층과 상기 질화물층은 상기 제1 리세스 및 제2 리세스를 매립하는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 4 항에 있어서,상기 제1 산화물층과 상기 질화물층은, 상기 트렌치의 깊이를 따라서 상기 보호 전극과 중첩하는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 전극간 유전체 내의 상기 질화물층과 상기 게이트 유전체는 접촉하는(contiguous) 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 질화물층은 상기 제1 산화물층의 두께보다 큰 두께를 갖는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 질화물층은 상기 제1 산화물층의 두께보다 작은 두께를 갖는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 전극간 유전체 내의 상기 제1 산화물층의 두께는, 상기 게이트 유전체 내의 상기 제1 산화물층의 두께보다 큰 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 제2 산화물층의 일부는 상기 전극간 유전체 내의 상기 질화물층 상에 배치된 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 12 항에 있어서,상기 전극간 유전체 내의 상기 제2 산화물층과 상기 게이트 유전체는 접촉하는(contiguous) 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 13 항에 있어서,상기 제1 산화물층은 상기 제2 산화물층의 두께보다 큰 두께를 갖는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 반도체 영역 내에 배치된 트렌치;상기 트렌치의 바닥 부분 내에 배치된 보호 전극;상기 보호 전극 위로 배치된 게이트 전극;상기 보호 전극과 상기 게이트 전극 사이에 배치된 전극간 유전체; 및상기 게이트 전극과 상기 반도체 영역 사이에 배치된 게이트 유전체;를 포함하고,상기 전극간 유전체는,제1 산화물층; 및상기 제1 산화물층 상에 배치된 질화물층;을 포함하고,상기 질화물층은 상기 보호 전극과 상기 게이트 전극 사이에 배치되어 있으며, 상기 질화물층은 상기 보호 전극과 상기 반도체 영역 사이에 배치된 적어도 하나의 하측 방향으로 연장된 외측 부분을 가지며,상기 게이트 유전체는,상기 제1 산화물층;상기 제1 산화물층 상에 배치된 상기 질화물층; 및상기 게이트 전극과 상기 질화물층 사이에 배치된 제2 산화물층;을 포함하는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 15 항에 있어서,상기 적어도 하나의 하측 방향으로 연장된 외측 부분은 상기 트렌치의 깊이를 따라서 상기 보호 전극과 중첩되는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 15 항에 있어서,상기 트렌치의 하부 측벽과 바닥 표면을 라이닝하는 보호 유전체를 더 포함하고,제1 리세스가 상기 보호 전극의 제1 측 상에 정의되고, 제2 리세스가 상기 보호 전극의 제2 측 상에 정의되도록 상기 보호 유전체의 최상 표면은 상기 보호 전극의 최상 표면에 대하여 상대적으로 리세스되고,상기 적어도 하나의 하측 방향으로 연장된 상기 외측 부분으로부터 제1 하측 방향으로 연장되는 외측 부분은 상기 제1 리세스를 매립하고, 상기 적어도 하나의 하측 방향으로 연장되는 외측 부분으로부터의 제2 하측 방향으로 연장되는 외측 부분은 상기 제2 리세스들을 매립하는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
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- 제 15 항에 있어서,상기 전극간 유전체 내의 상기 질화물층과 상기 게이트 유전체는 접촉하는(contiguous) 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 15 항에 있어서,상기 전극간 유전체 내의 상기 제1 산화물층의 두께는, 상기 게이트 유전체 내의 상기 제1 산화물층의 두께에 비하여 두꺼운 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
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- 제 15 항에 있어서,상기 전극간 유전체는, 상기 질화물층 상에 배치된 상기 제2 산화물층의 일부를 더 포함하는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 22 항에 있어서,상기 전극간 유전체 내의 상기 제2 산화물층과 상기 게이트 유전체는 접촉하는(contiguous) 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
- 제 23 항에 있어서,상기 제1 산화물층은 상기 제2 산화물층의 두께에 비하여 두꺼운 두께를 갖는 것을 특징으로 하는 보호 게이트 전계효과 트랜지스터.
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