CN107492486A - 沟槽型双层栅mos介质层的工艺方法 - Google Patents
沟槽型双层栅mos介质层的工艺方法 Download PDFInfo
- Publication number
- CN107492486A CN107492486A CN201710695143.2A CN201710695143A CN107492486A CN 107492486 A CN107492486 A CN 107492486A CN 201710695143 A CN201710695143 A CN 201710695143A CN 107492486 A CN107492486 A CN 107492486A
- Authority
- CN
- China
- Prior art keywords
- layer
- polysilicon
- groove
- film
- thermal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 77
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 54
- 229920005591 polysilicon Polymers 0.000 claims abstract description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 5
- 238000002161 passivation Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 108090000723 Insulin-Like Growth Factor I Proteins 0.000 claims abstract description 4
- 102000013275 Somatomedins Human genes 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000002347 injection Methods 0.000 claims abstract description 4
- 239000007924 injection Substances 0.000 claims abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000000203 mixture Substances 0.000 abstract description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 4
- 230000005611 electricity Effects 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011513 prestressed concrete Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种优化沟槽型双层栅MOS介质层结构的方法,包含：第1步，在硅衬底上刻蚀形成沟槽，在沟槽内部生长介质层，并在沟槽内第一次填充满多晶硅，对多晶硅及介质层进行回刻，空出沟槽的上半部分；第2步，进行热氧化形成热氧化层及高密度等离子氧化膜的淀积；再进行第二次多晶硅淀积以填充满沟槽，然后进行多晶硅的回刻；第3步，对热氧化层进行回刻；进行基极及源极注入；形成层间膜；刻蚀接触孔并淀积金属；淀积钝化层。本发明优化了介质层的膜质结构，即通过热氧与高密度等离子氧化膜的组合，增加介质层的厚度，使构成栅极的多晶硅与构成源极的多晶硅之间的距离变大，改善栅/源漏电的同时，解决了构成栅极的多晶硅底部的薄弱区的问题。
Description
技术领域
本发明涉及半导体领域，特别是指一种沟槽型双层栅MOS介质层的工 艺方法。
背景技术
普通的沟槽型双层栅MOS器件如图1所示，沟槽位于硅衬底中，沟槽 内壁附着有绝缘介质层，沟槽内分为上下两部分的多晶硅，下层为MOS器 件的源极多晶硅，上层为MOS器件的栅极(多晶硅)。上下两层多晶硅之间 由栅氧化层和介质层隔离。目前两层多晶硅之间的介质层形成工艺方法采 用热氧化层在硅和源极多晶硅上成膜厚度的差异，同时生成GOX(栅氧)和 IPO(介质层)，工艺简单。但其缺点也很明显：多晶硅上与硅上成膜比为 1:3，以栅氧化层淀积厚度的目标计算，介质层厚度达到漏电 接近SPEC。
另外，栅极多晶硅底部存在容易击穿的薄弱点(如图1箭头所指处)， 离源极多晶硅距离有良率低的风险。
发明内容
本发明所要解决的技术问题在于提供一种沟槽型双层栅MOS介质层的 工艺方法。
为解决上述问题，本发明所述的沟槽型双层栅MOS介质层的工艺方法， 包括：
第1步，在硅衬底上刻蚀形成沟槽，在沟槽内部生长介质层，并在沟 槽内第一次填充满多晶硅，对多晶硅及介质层进行回刻，空出沟槽的上半 部分；
第2步，进行热氧化形成热氧化层及高密度等离子氧化膜的淀积；再 进行第二次多晶硅淀积以填充满沟槽，然后进行多晶硅的回刻；
第3步，对热氧化层进行回刻；进行基极及源极注入；形成层间膜； 刻蚀接触孔并淀积金属；淀积钝化层。
进一步地，所述第1步中，介质层包括热氧化层以及氧化膜/氮化膜/ 氧化膜的复合衬垫膜层；或者是热氧化层加氮化膜层。
进一步地，所述第1步中，第一次多晶硅的回刻至沟槽的中间深度位 置，作为源极多晶硅。
进一步地，所述第2步中，第二次多晶硅淀积完成后的回刻，是回刻 至沟槽内的多晶硅与硅衬底表面平齐，第二次淀积的多晶硅形成栅极。
进一步地，所述第3步中，热氧化层回刻采用干法刻蚀。
本发明所述的沟槽型双层栅MOS介质层的工艺方法，优化介质层的膜 质结构，即通过热氧与高密度等离子氧化膜的组合，增加介质层的厚度， 使构成栅极的多晶硅与构成源极的多晶硅之间的距离变大，改善栅/源漏电 的同时，解决了构成栅极的多晶硅底部的薄弱区的问题。
附图说明
图1是传统工艺形成后栅极的多晶硅与源极的多晶硅之间的介质膜存 在易击穿点的示意图，图中箭头所示处为易击穿点。
图2是本发明工艺第一次多晶硅淀积并回刻后的示意图。
图3是本发明工艺第二次多晶硅淀积并回刻后的示意图。
图4是本发明接触孔等后续工艺完成后的示意图。
图5是本发明工艺流程图。
附图标记说明
1是介质层，2是第一次淀积的多晶硅(作为源极的多晶硅)，3是热氧 化层，4是高密度等离子体氧化膜，5是第二次淀积的多晶硅(作为栅极的 多晶硅)，6是层间膜，7是接触孔。
具体实施方式
本发明所述的沟槽型双层栅MOS介质层的工艺方法，包括：
第1步，如图2所示，在硅衬底上刻蚀形成沟槽，在沟槽内部生长介 质层1，介质层包括热氧化层以及氧化膜/氮化膜/氧化膜的复合衬垫膜层； 或者是热氧化层加氮化膜层；并在沟槽内第一次填充满多晶硅2，对多晶硅 及介质层进行回刻，空出沟槽的上半部分，下部剩余的多晶硅作为源极。
第2步，进行热氧化形成热氧化层3及高密度等离子氧化膜4的淀积； 再进行第二次多晶硅淀积5以填充满沟槽，然后进行多晶硅的回刻，即回 刻至沟槽内的多晶硅与硅衬底表面平齐，回刻后剩余的多晶硅形成栅极， 如图3所示。
第3步，如图4所示，对热氧化层进行干法回刻；进行基极及源极注 入；形成层间膜6；刻蚀接触孔7并淀积金属；淀积钝化层(金属、钝化层 等图中未示)。
通过上述工艺方法，热氧与高密度等离子氧化膜的组合，增加了介质 层的厚度，使构成栅极的多晶硅与构成源极的多晶硅之间的距离变大，改 善栅/源漏电的同时，解决了构成栅极的多晶硅底部的薄弱区的问题。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的 技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则 之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范 围之内。
Claims (5)
1.一种沟槽型双层栅MOS介质层的工艺方法，其特征在于：包含：
第1步，在硅衬底上刻蚀形成沟槽，在沟槽内部生长介质层，并在沟槽内第一次填充满多晶硅，对多晶硅及介质层进行回刻，空出沟槽的上半部分；
第2步，进行热氧化形成热氧化层及高密度等离子氧化膜的淀积；再进行第二次多晶硅淀积以填充满沟槽，然后进行多晶硅的回刻；
第3步，对热氧化层进行回刻；进行基极及源极注入；形成层间膜；刻蚀接触孔并淀积金属；淀积钝化层。
2.如权利要求1所述的沟槽型双层栅MOS介质层的工艺方法，其特征在于：所述第1步中，介质层包括热氧化层以及氧化膜/氮化膜/氧化膜的复合衬垫膜层；或者是热氧化层加氮化膜层。
3.如权利要求1所述的沟槽型双层栅MOS介质层的工艺方法，其特征在于：所述第1步中，第一次多晶硅的回刻至沟槽的中间深度位置，剩余的多晶硅形成源极。
4.如权利要求1所述的沟槽型双层栅MOS介质层的工艺方法，其特征在于：所述第2步中，第二次多晶硅淀积完成后的回刻，是回刻至沟槽内的多晶硅与硅衬底表面平齐，回刻后剩余的多晶硅形成栅极。
5.如权利要求1所述的沟槽型双层栅MOS介质层的工艺方法，其特征在于：所述第3步中，热氧化层回刻采用干法刻蚀。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710695143.2A CN107492486A (zh) | 2017-08-15 | 2017-08-15 | 沟槽型双层栅mos介质层的工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710695143.2A CN107492486A (zh) | 2017-08-15 | 2017-08-15 | 沟槽型双层栅mos介质层的工艺方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107492486A true CN107492486A (zh) | 2017-12-19 |
Family
ID=60645554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710695143.2A Pending CN107492486A (zh) | 2017-08-15 | 2017-08-15 | 沟槽型双层栅mos介质层的工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107492486A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112802892A (zh) * | 2021-01-06 | 2021-05-14 | 华虹半导体(无锡)有限公司 | Sgt结构及其制作方法 |
| CN116884851A (zh) * | 2023-09-04 | 2023-10-13 | 深圳市美浦森半导体有限公司 | 分离栅mosfet芯片的制造方法 |
| CN117059658A (zh) * | 2023-10-09 | 2023-11-14 | 深圳市锐骏半导体股份有限公司 | 屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI278068B (en) * | 2005-11-03 | 2007-04-01 | Nanya Technology Corp | Growth controlled vertical transistor |
| CN101459135A (zh) * | 2007-12-14 | 2009-06-17 | 上海华虹Nec电子有限公司 | 沟槽型双层栅功率mos器件结构实现方法 |
| US20090321817A1 (en) * | 2008-06-26 | 2009-12-31 | Hunt Scott L | Structure and Method for Forming a Shielded Gate Trench FET with an Inter-Electrode Dielectric Having a Nitride Layer Therein |
| US20100099230A1 (en) * | 2006-12-22 | 2010-04-22 | Alpha & Omega Semiconductor, Ltd | Method to manufacture split gate with high density plasma oxide layer as inter-polysilicon insulation layer |
| CN102683390A (zh) * | 2011-03-16 | 2012-09-19 | 飞兆半导体公司 | 屏蔽栅极mosfet器件中的多晶硅层间电介质 |
| CN104362088A (zh) * | 2014-09-19 | 2015-02-18 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos多晶硅间高密度等离子体氧化膜的制造方法 |
| CN104538451A (zh) * | 2014-12-31 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos及工艺方法 |
| CN106098544A (zh) * | 2016-06-16 | 2016-11-09 | 上海华虹宏力半导体制造有限公司 | 改善沟槽型双层栅mos中介质层形貌的方法 |
-
2017
- 2017-08-15 CN CN201710695143.2A patent/CN107492486A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI278068B (en) * | 2005-11-03 | 2007-04-01 | Nanya Technology Corp | Growth controlled vertical transistor |
| US20100099230A1 (en) * | 2006-12-22 | 2010-04-22 | Alpha & Omega Semiconductor, Ltd | Method to manufacture split gate with high density plasma oxide layer as inter-polysilicon insulation layer |
| CN101459135A (zh) * | 2007-12-14 | 2009-06-17 | 上海华虹Nec电子有限公司 | 沟槽型双层栅功率mos器件结构实现方法 |
| US20090321817A1 (en) * | 2008-06-26 | 2009-12-31 | Hunt Scott L | Structure and Method for Forming a Shielded Gate Trench FET with an Inter-Electrode Dielectric Having a Nitride Layer Therein |
| CN102683390A (zh) * | 2011-03-16 | 2012-09-19 | 飞兆半导体公司 | 屏蔽栅极mosfet器件中的多晶硅层间电介质 |
| CN104362088A (zh) * | 2014-09-19 | 2015-02-18 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos多晶硅间高密度等离子体氧化膜的制造方法 |
| CN104538451A (zh) * | 2014-12-31 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos及工艺方法 |
| CN106098544A (zh) * | 2016-06-16 | 2016-11-09 | 上海华虹宏力半导体制造有限公司 | 改善沟槽型双层栅mos中介质层形貌的方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112802892A (zh) * | 2021-01-06 | 2021-05-14 | 华虹半导体(无锡)有限公司 | Sgt结构及其制作方法 |
| CN116884851A (zh) * | 2023-09-04 | 2023-10-13 | 深圳市美浦森半导体有限公司 | 分离栅mosfet芯片的制造方法 |
| CN117059658A (zh) * | 2023-10-09 | 2023-11-14 | 深圳市锐骏半导体股份有限公司 | 屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法 |
| CN117059658B (zh) * | 2023-10-09 | 2024-02-20 | 深圳市锐骏半导体股份有限公司 | 屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110120393A (zh) | 三维半导体存储器件 | |
| CN107492486A (zh) | 沟槽型双层栅mos介质层的工艺方法 | |
| CN104393019B (zh) | 一种显示基板及其制备方法、显示装置 | |
| CN104347422A (zh) | 带静电释放保护电路的沟槽式mos晶体管的制造方法 | |
| TWI456702B (zh) | 具有埋入式字元線的ｄｒａｍ結構及其製造方法與ｉｃ結構及其製造方法 | |
| CN106298945A (zh) | 屏蔽栅沟槽型mosfet工艺方法 | |
| CN107731838A (zh) | 一种nand存储器及其制备方法 | |
| CN108470737A (zh) | 三维存储器及其制造方法 | |
| TW200905881A (en) | Transistor structure and method of making the same | |
| CN108878288A (zh) | 层间膜的制造方法 | |
| CN104465728B (zh) | 分离栅功率器件的栅极结构及工艺方法 | |
| CN101399228A (zh) | 半导体器件及其制造方法 | |
| US9130014B2 (en) | Method for fabricating shallow trench isolation structure | |
| CN203910798U (zh) | 一种u形沟道的半浮栅存储器 | |
| JPWO2014128914A1 (ja) | 半導体装置 | |
| CN102623339A (zh) | 改善双层栅mos结构的中间氧化层厚度均匀性的方法 | |
| CN106298949A (zh) | 屏蔽栅沟槽型功率mos器件的工艺方法 | |
| CN207320123U (zh) | 内存晶体管及半导体器件 | |
| CN103854964B (zh) | 改善沟槽栅分立功率器件晶圆内应力的方法 | |
| CN109326595A (zh) | 半导体元件及其制作方法 | |
| CN103474335A (zh) | 小线宽沟槽式功率mos晶体管的制备方法 | |
| CN106409920B (zh) | 一种薄膜晶体管、阵列基板及其制备方法、显示装置 | |
| TW200826204A (en) | Method for fabricating semiconductor device with bulb-shaped recess gate | |
| CN107464758A (zh) | 一种半导体器件的形成方法 | |
| CN205900550U (zh) | 一种mosfet |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171219 |