CN107731838A - 一种nand存储器及其制备方法 - Google Patents
一种nand存储器及其制备方法 Download PDFInfo
- Publication number
- CN107731838A CN107731838A CN201711097892.1A CN201711097892A CN107731838A CN 107731838 A CN107731838 A CN 107731838A CN 201711097892 A CN201711097892 A CN 201711097892A CN 107731838 A CN107731838 A CN 107731838A
- Authority
- CN
- China
- Prior art keywords
- layer
- silicon
- tungsten
- metal silicide
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 176
- 239000002184 metal Substances 0.000 claims abstract description 176
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 127
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 126
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 94
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 93
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 93
- 239000010937 tungsten Substances 0.000 claims abstract description 93
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 89
- 239000010703 silicon Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000002210 silicon-based material Substances 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 42
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 239000010941 cobalt Substances 0.000 claims description 13
- 229910017052 cobalt Inorganic materials 0.000 claims description 13
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 238000005275 alloying Methods 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 2
- 239000012212 insulator Substances 0.000 description 18
- 239000004020 conductor Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 238000009413 insulation Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000007736 thin film deposition technique Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005429 filling process Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种NAND存储器，包括：硅基板，形成在硅基板上的等级层堆栈，以及垂直贯穿等级层堆栈的NAND串和共源触点，所述共源触点通过硅基板电性连接一个或多个NAND串；所述共源触点由金属硅化物形成，或者由金属硅化物和硅材料形成，或者由金属硅化物和金属钨形成，或者由金属硅化物、硅材料和金属钨形成；所述金属硅化物的应力低于金属钨，能在避免共源触点应力导致的晶圆弯曲变形的同时，维持合适的共源触点电阻。
Description
技术领域
本发明属于3D NAND存储器制造技术领域，尤其涉及一种NAND存储器及其制备方法。
背景技术
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
然而，NAND存储器在制造过程中，受制程影响，晶圆容易弯曲变形，不利于后续晶圆的夹持、晶圆键合等晶圆处理过程，因此，如何减小晶圆变形，是目前亟待解决的问题。
发明内容
本发明提供了一种NAND存储器及其制备方法，旨在维持共源触点低电阻的同时，减小NAND存储器晶圆因共源触点应力导致的弯曲变形。
按照本发明的一个方面，提供了一种NAND存储器，其特征在于，包括：硅基板，形成在硅基板上的等级层堆栈，以及垂直贯穿等级层堆栈的NAND串和共源触点，所述共源触点通过硅基板电性连接一个或多个NAND串；所述共源触点由金属硅化物形成，或者由金属硅化物和硅材料形成，或者由金属硅化物和金属钨形成，或者由金属硅化物、硅材料和金属钨形成；所述金属硅化物的应力低于金属钨，能在避免共源触点应力导致的晶圆弯曲变形的同时，维持合适的共源触点电阻。
优选地，所述共源触点材料包括金属硅化物和金属钨时，金属硅化物形成在所述共源触点的下部，金属钨形成在所述共源触点的上部；或者金属钨形成在所述共源触点的下部，金属硅化物形成在所述共源触点的上部。
按照本发明的另一方面，提供了一种NAND存储器，其特征在于，包括：硅基板，形成在硅基板上的等级层堆栈，以及垂直贯穿等级层堆栈的NAND串和贯穿阵列触点；所述贯穿阵列触点由金属硅化物形成，或者由金属硅化物和硅材料形成，或者由金属硅化物和金属钨形成，或者由金属硅化物、硅材料和金属钨形成，用于连接所述NAND串上方和下方的互联层；所述金属硅化物的应力低于金属钨，能在避免贯穿阵列触点应力导致的晶圆弯曲变形的同时，维持合适的贯穿阵列触点电阻。
优选地，所述贯穿阵列触点材料包括金属硅化物和金属钨时，金属硅化物形成在所述贯穿阵列触点的下部，金属钨形成在所述贯穿阵列触点的上部；或者金属钨形成在所述贯穿阵列触点的下部，金属硅化物形成在所述贯穿阵列触点的上部。
优选地，所述金属硅化物为硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合。
优选地，所述硅材料为单晶硅、多晶硅和非晶硅中的一种或几种的组合。
按照本发明的又一方面，提供了一种NAND存储器的制备方法，其特征在于，包括如下步骤：
在栅极线狭缝侧壁形成间隔层；所述栅极线狭缝垂直贯穿硅基板上的等级层堆栈；
形成第一阻挡层，覆盖栅极线狭缝内壁；
用硅材料填充栅极线狭缝，形成硅层；
形成金属层，覆盖所述硅层；
使硅层中的硅材料与金属层中的金属合金化形成金属硅化物，得到金属硅化物层。
优选地，上述方法还包括如下步骤：
去除结构表面残留的金属层或者去除结构表面残留的金属层以及金属层下方的第一阻挡层；
将金属硅化物层的上部去除，形成凹陷；
向凹陷中填充金属钨，从而在金属硅化物层的上方形成金属钨层。
优选地，形成金属钨层的步骤具体为：在形成凹陷后的结构表面形成第二阻挡层，覆盖结构上表面，然后向凹陷中填充金属钨。
优选地，在形成硅层后，对结构表面进行化学机械抛光，使填充的硅层顶部与结构上表面对齐。
优选地，在去除残留的金属层或者去除残留的金属层以及金属层下方的第一阻挡层后，进一步对结构表面进行化学机械抛光处理，使金属硅化物层的顶部与结构上表面对齐。
优选地，金属硅化物的形成到达硅层底部直至第一阻挡层，使得整个硅层中的硅材料完全转化为金属硅化物；或者金属硅化物的形成在到达硅层底部前结束，使得形成的金属硅化物层中包含金属硅化物和硅材料。
优选地，金属层材料为钴、镍、钛和钨中的一种或多种的组合，对应形成的金属硅化物为硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合。
优选地，形成硅层的材料为单晶硅、多晶硅和非晶硅中的一种或几种的组合。
优选地，间隔层通过在栅极线狭缝内壁沉积间隔层材料后，回蚀去除栅极线狭缝底部的间隔层材料实现。
优选地，第一阻挡层和第二阻挡层材料各自独立地为Ti或TiN。
与现有技术相比，本发明具有以下有益效果：
(1)选用应力低于金属钨且电阻率低于重掺杂硅的金属硅化物作为栅极线狭缝填充材料，全部或部分代替钨形成共源触点，能在有效避免共源触点应力导致的晶圆弯曲变形的同时，维持较低的共源触点电阻，满足实际应用需要。
(2)金属硅化物可以为硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合，或者是其他符合条件的金属硅化物，便于制作获取，并能根据实际需要灵活选择金属硅化物的种类和数量。
(3)当采用金属硅化物和金属钨同时进行填充时，可以采用先填充金属钨，再填充金属硅化物的方式，形成金属硅化物在上，金属钨在下的结构，也可以采用先填充金属硅化物，再填充金属钨的方式，形成金属钨在上，金属硅化物在下的结构，便于根据实际需要进行灵活控制，并能对金属硅化物和金属钨的填充比例进行灵活配置。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明实施例的具有由金属钨构成的共源触点的NAND存储器结构示意图；
图2为本发明实施例的具有由金属钨和多晶硅构成的共源触点的NAND存储器结构示意图；
图3A-3H为本发明实施例的NAND存储器的含金属硅化物和金属钨的共源触点的制备步骤示意图；
图4为形成含金属硅化物和金属钨的共源触点的示例方法400的流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。
应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在插入的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在插入的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
为了减小晶圆变形，本发明对NAND存储器中栅极线狭缝的填充材料进行了研究，在满足对存储器电学性能要求的前提下，重点研究了不同的栅极线狭缝填充材料对晶圆形变的影响。
本发明实施例的具有由金属钨构成的共源触点的NAND存储器结构如图1所示，硅基板101上形成有等级层堆栈103，等级层堆栈103包括多个导体/绝缘体层对，等级层堆栈103上形成有绝缘层105，栅极线狭缝(Gate Line Slit，GLS)垂直贯穿等级层堆栈103和绝缘层105，对栅极线狭缝底部露出的硅基板掺杂，形成掺杂区109，在栅极线狭缝侧壁形成介质层107后，用金属钨111填充栅极线狭缝，形成共源触点。
然而，我们研究发现，在栅极线狭缝完全填充金属钨后，会产生较大的应力，容易造成晶圆弯曲变形。为了减小因为填充钨导致的晶圆变形，我们采用如图2所示的NAND存储器结构，用多晶硅201代替部分金属钨填充栅极线狭缝，即同时向栅极线狭缝中填充金属钨和多晶硅，形成金属钨层和多晶硅层。然而，结果表明，这种结构虽然能减小晶圆变形，但会显著增加共源触点的电阻，降低共源触点的导电性能。
为了在减小晶圆变形的同时，维持共源触点低电阻，我们进一步引入金属硅化物，形成含有金属硅化物的共源触点。
图3A-3H为本发明实施例的NAND存储器的含金属硅化物和金属钨的共源触点的制备步骤示意图，图4为形成含金属硅化物和金属钨的共源触点的示例方法400的流程图。
示例方法400开始于操作402，如图4所示，在栅极线狭缝侧壁形成间隔层。如图3A所示，在硅基板101上形成有等级层堆栈103，栅极线狭缝(Gate Line Slit，GLS)垂直贯穿等级层堆栈103，在栅极线狭缝侧壁形成间隔层107。
在一些实施例中，硅基板由单晶硅制成，也可由其他合适的材料制成，包括但不限于硅、锗、绝缘体上硅薄膜(Silicon on insulator，SOI)等。
在一些实施例中，等级层堆栈103包括多个导体/绝缘体层对，导体/绝缘体层对通过如下方式形成：
在硅基板上形成多个绝缘体层对，多个绝缘体层对形成等级层堆栈，单个绝缘体层材料包括但不限于氧化硅、氮化硅或氮氧化硅，或多种以上材料的组合，在一些实施例中，等级层堆栈中具有更多的绝缘体层对，所述绝缘体层对由不同材料制成，并具有不同的厚度。也就是说，等级层堆栈中一些位置的绝缘体层对与另一些位置的绝缘体层对可以由不同的材料制成并具有不同的厚度，例如，等级层堆栈中一些位置的绝缘体层对中的第一绝缘层的厚度为5-40nm，第二绝缘层的厚度为5-40nm；另一些位置的绝缘体层对中的第一绝缘层的厚度为10-40nm，第二绝缘层的厚度为10-40nm；又一些位置的绝缘体层对中的第一绝缘层的厚度为50-200nm，第二绝缘层的厚度为5-40nm。在一些实施例中，形成多个绝缘体层对的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(Chemical VaporDeposition,CVD)、物理气相沉积法(Physical Vapor Deposition,PVD)、或原子层沉积法(Atomic Layer Deposition,ALD)。
将等级层堆栈中的绝缘体层对中的一种绝缘体层替换为导体层，从而在等级层堆栈中形成多个导体/绝缘体层对。在一些实施例中，使用导体层替换绝缘体层的工艺可以采用选择性湿法刻蚀，去除该种绝缘体层后，再将导体材料填入该种绝缘体层被去除后留出的空位中，形成导体/绝缘体层对。在一些实施例中，导体层由导电材料制成，包括但不限于钨、钴、铜、铝和硅化物中的一种或几种的组合，可以采用CVD、ALD和/或其他合适的方法填充形成导体层。
在一些实施例中，等级层堆栈103上还形成有绝缘层105，栅极线狭缝垂直贯穿等级层堆栈103和绝缘层105。在一些实施例中，绝缘层105包括氧化硅和/或氮化硅层。
在一些实施例中，在硅基板101上还形成有NAND串(图中未示出)，形成NAND串进一步包括形成垂直贯穿等级层堆栈的半导体通道以及位于半导体通道和等级层堆栈103之间的介质层。在一些实施例中，半导体通道由非晶硅、多晶硅或单晶硅制成。在一些实施例中，介质层是多个层的组合，包括但不限于隧道层、存储单元层和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅或氮氧化硅，或者多种上述材料的组合。在一些实施例中，隧道层的厚度为5-8nm，半导体通道中的电子或空穴可以通过这层隧道层隧穿至NAND串的存储单元层中。在一些实施例中，存储单元层可以用于存储操作NAND的电荷，存储单元层中的电荷的存储或是移除决定了半导体通道的开关状态。存储单元层的材料包括但不限于氮化硅、氮氧化硅或硅，或者多种以上材料的组合。在一些实施例中，存储单元层的厚度为5-8nm。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为6-9nm的复合层。在一些实施例中，所述阻隔层可以进一步包括一个高K介电层(例如厚度为2-4nm的氧化铝)。在一些实施例中，形成介质层可以采用ALD、CVD、PVD和其他合适的方法。
在一些实施例中，形成NAND串进一步包括形成在所述NAND串下方的外延层(图中未示出)，外延层是硅层，其与硅基板直接接触并从硅基板上外延生长。在一些实施例中，外延层进一步被掺杂到期望的掺杂水平。
在一些实施例中，硅基板101上形成有第一掺杂区(图中未示出)，NAND串和栅极线狭缝形成在第一掺杂区上。在一些实施例中，硅基板101上还形成有第二掺杂区109，其位于栅极线狭缝的底部，通过对栅极线狭缝底部露出的第一掺杂区进一步掺杂得到。在一些实施例中，第一掺杂区和第二掺杂区109具有相同的掺杂类型(均为N型掺杂或均为P型掺杂)，第二掺杂区109中掺杂的杂质浓度大于第一掺杂区。在一些实施例中，形成第一掺杂区和第二掺杂区109可以使用注入和/或扩散工艺。
在一些实施例中，间隔层107可以通过在栅极线狭缝内壁沉积间隔层材料后，回蚀去除栅极线狭缝底部的间隔层材料实现。所述回蚀可以通过使用干法/湿法刻蚀工艺完成。在一些实施例中，间隔层107的厚度为5-50nm。
示例方法继续操作于404，如图4所示，形成覆盖栅极线狭缝内壁的第一阻挡层。如图3B所示，形成第一阻挡层301，覆盖栅极线狭缝内壁及结构上表面。
在一些实施例中，第一阻挡层材料可以为Ti、TiN或者其他合适的材料，例如，第一阻挡层为厚度为1-5nm的TiN。可以使用薄膜沉淀工艺形成第一阻挡层，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)和/或其他合适的方法。
示例方法继续操作于406，如图4所示，形成填充栅极线狭缝的硅层。如图3C所示，用硅材料填充栅极线狭缝后，形成硅层303。
在一些实施例中，所述硅材料是单晶硅、多晶硅和非晶硅中的一种或几种的组合。可以使用薄膜沉积工艺完成上述填充过程，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)和/或其他合适的方法。
在一些实施例中，在上述填充过程完成后对结构上表面进行化学机械抛光(CMP)，使填充的硅层顶部与第一阻挡层301的表面对齐。
示例方法继续操作于408，如图4所示，形成覆盖硅层的金属层。如图3D所示，形成金属层305，覆盖硅层303和结构上表面的第一阻挡层。
在一些实施例中，所述金属层材料是钴、镍、钛和钨中的一种或几种的组合，或者是其它合适的金属材料。所述金属层应该具有足够的厚度，以满足后续反应需要。可以使用薄膜沉淀工艺形成金属层305，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。
示例方法继续操作于410，如图4所示，对硅层进行处理形成金属硅化物层。如图3E所示，使硅层303中的硅与金属层305中的金属合金化形成金属硅化物，得到金属硅化物层307。
在一些实施例中，可以使用退火或其它合适的工艺形成金属硅化物层，具体地，使金属层305中的金属进入多晶硅层303中形成金属硅化物。所述金属硅化物层307根据金属层305所含金属的不同而有所不同，如果金属层305采用钴、镍、钛或钨，则该步骤中生成的金属硅化物层307相应地为硅化钴、硅化镍、硅化钛或硅化钨。
在一些实施例中，金属硅化物的形成可以到达硅层底部直至第一阻挡层，使得整个硅层303中的硅材料完全转化为金属硅化物；在一些实施例中，金属硅化物的形成在到达硅层底部前结束，即可以允许转化后的金属硅化物层中存在多晶硅。在一些实施例中，可以根据实际需要控制形成的金属硅化物层307中的金属硅化物和硅材料的占比。
上述工艺结束后，形成由金属硅化物形成，或者由金属硅化物和硅材料形成的共源触点，由于金属硅化物具有较低的应力，并具有良好的导电特性，因而能在有效避免共源触点应力导致的晶圆弯曲变形的同时，获得具有满足需要的导电性的共源触点。
进一步对上述工艺过程得到的结构进行处理，以得到含金属硅化物和钨的共源触点。
示例方法继续操作于412，如图4所示，去除残留金属层。如图3F所示，去除结构表面残留的金属层308和金属层308下方的第一阻挡层。
在一些实施例中，可以仅去除未参加反应的残留金属层308，而保留金属层308下方的第一阻挡层。
在一些实施例中，金属层和第一阻挡层可以通过湿法刻蚀和/或干法刻蚀工艺去除。
值得注意的是，上述步骤410中由多晶硅层生成金属硅化物层的过程会引起体积膨胀，进而导致生成的金属硅化物层由其顶部溢出，因此当出现这种情况时，可以在去除残留的金属层308或金属层308及其下方的第一阻挡层后，进一步对结构表面进行化学机械抛光(CMP)处理，使金属硅化物层307的顶部与结构上表面对齐。
示例方法继续操作于414，如图4所示，在金属硅化物层上形成凹陷。如图3G所示，将金属硅化物层307的上部去除，形成凹陷309，剩余金属硅化物层311。
在一些实施例中，可以采用干法刻蚀或者湿法刻蚀形成凹陷。
在一些实施例中，所述凹陷309的深度为300-400nm，可以根据实际需要合理配置凹陷深度，进而控制金属硅化物层和金属钨层的填充比例。例如，在需要严格控制晶圆形变的情况下，可以形成较浅的凹陷(如凹陷深度为300nm)，适当提高金属硅化物层的占比；而在对共源触点电阻要求较高的情况下，可以形成较深的凹陷(如凹陷深度为400nm)，适当提高金属钨层的占比；也可以根据实际需要，形成其它深度的凹陷，例如凹陷深度为350nm。
示例方法继续操作于416，如图4所示，向凹陷中填充金属钨，形成金属钨层。如图3H所示，向凹陷309中填充金属钨，从而在金属硅化物层311的上方形成金属钨层313。
在一些实施例中，首先在结构表面形成第二阻挡层，覆盖金属硅化物层311和结构上表面，然后向凹陷中填充金属钨，最后去除结构上表面的第二阻挡层。通过上述处理，在金属硅化物层311和金属钨层313之间形成有第二阻挡层315。
在一些实施例中，步骤412仅去除未参加反应的残留金属层时，可直接向凹陷中填充金属钨后，再去除结构上表面的第一阻挡层。通过上述处理，形成共源触点的金属硅化物层和金属钨层直接接触。
在一些实施例中，第二阻挡层材料可以为Ti、TiN或者其他合适的材料，例如，第二阻挡层为厚度为1-5nm的TiN。可以使用薄膜沉淀工艺形成第二阻挡层以及实现金属钨填充，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)和/或其他合适的方法。
在一些实施例中，对上述步骤完成后的结构表面进行化学机械抛光，使金属钨层313的顶部与结构上表面对齐。
上述工艺结束后，形成由金属硅化物和金属钨形成，或者由金属硅化物、硅材料和金属钨形成的共源触点，由于金属硅化物具有较低的应力，并具有良好的导电特性，因而能在有效避免共源触点应力导致的晶圆弯曲变形的同时，获得具有满足需要的导电性的共源触点。
上述给出的金属硅化物部分替代金属钨形成共源触点的实施例中，仅给出了金属钨在上，金属硅化物在下的实施方式，事实上，还可以通过对上述制备方法进行调整，以形成金属硅化物在上，金属钨在下的共源触点结构。具体包括如下步骤：
S1：在栅极线狭缝侧壁形成隔离层；
S2：在步骤S1得到的结构上形成第一阻挡层，覆盖栅极线狭缝内壁及结构上表面；
S3：用金属钨填充栅极线狭缝，形成金属钨层；
在一些实施例中，在上述填充过程完成后对结构上表面进行化学机械抛光，使填充的金属钨层顶部与第一阻挡层的表面对齐。
S4：将金属钨层的上部去除，形成凹陷；
S5：向步骤S4形成的凹陷中填充硅材料，从而在金属钨层的上方形成硅层。
在一些实施例中，对上述步骤完成后的结构表面进行化学机械抛光，使硅层顶部与第一阻挡层的表面对齐。
S6：在步骤S5得到的结构上形成金属层，覆盖硅层和结构上表面的第一阻挡层。
S7：对步骤S6得到的结构进行处理，使硅层中的硅与金属层中的金属合金化形成金属硅化物，得到金属硅化物层。
S8：去除步骤S7得到的结构表面残留的金属层和金属层下方的第一阻挡层。
上述方法步骤的具体工艺实现和材料选择与前述形成金属钨在上，金属硅化物在下的结构的方法相同，在此不再赘述。
应当指出，上述方法仅为示例性的，并不应当用来形成对本发明的限制，可以根据实际需要调整上述方法中的步骤内容和/或顺序，以获得相同或相似的技术效果，在此不再赘述。
如图3H所示，本发明实施例的NAND存储器包括硅基板101，形成在硅基板101上的等级层堆栈103，垂直贯穿等级层堆栈103的NAND串(图中未示出)和共源触点，共源触点通过硅基板电性连接一个或多个NAND串。
在一些实施例中，NAND存储器还包括形成在等级层堆栈103上的绝缘层105，共源触点垂直贯穿等级层堆栈103和绝缘层105。在一些实施例中，绝缘层105包括氧化硅和/或氮化硅层。
在一些实施例中，共源触点由金属硅化物形成，或者由金属硅化物和硅材料形成，或者由金属硅化物和金属钨形成，或者由金属硅化物、硅材料和金属钨形成。
在一些实施例中，共源触点材料包括金属硅化物和金属钨时，金属硅化物形成在所述共源触点的下部，金属钨形成在所述共源触点的上部；或者金属钨形成在所述共源触点的下部，金属硅化物形成在所述共源触点的上部。
在一些实施例中，可以根据实际工艺需要，合理选择金属硅化物、硅材料和金属钨的位置，并灵活配置金属硅化物、硅材料和金属钨的填充比例。
在一些实施例中，金属硅化物可以为硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合，或者是其他符合条件的金属硅化物。
在一些实施例中，硅基板上形成有第一掺杂区(图中未示出)，NAND串和共源触点形成在第一掺杂区上。在一些实施例中，共源触点和硅基板间还形成有第二掺杂区109，第二掺杂区109通过对第一掺杂区进一步掺杂形成，共源触点和硅基板间通过该第二掺杂区109连接。形成第一掺杂区和第二掺杂区109可以使用注入和/或扩散工艺。在一些实施例中，NAND串和硅基板间形成有外延硅层(图中未示出)，外延硅层从硅基板上外延生长得到，并被掺杂到期望的掺杂水平。在一些实施例中，共源触点和NAND串均与硅基板接触，因此，当硅基板传导电信号时，共源触点能够与NAND串实现电性连接(例如当硅基板形成导电的反型层时)。
在一些实施例中，等级层堆栈103包括多个导体/绝缘体层对，导体层由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅或硅化物，或者多种以上材料的组合，绝缘体层由绝缘材料制成，包括但不限于氧化硅、氮化硅或氮氧化硅，或者多种以上材料的组合。在一些实施例中，等级层堆栈103中一些位置的导体/绝缘体层对与另一些位置的导体/绝缘体层对可以由不同的材料制成并具有不同的厚度。
在一些实施例中，等级层堆栈中的导体层用作多个NAND串的选择门或字线。在一些实施例中，多个NAND串的选择门形成在NAND串的上端。在一些实施例中，多个NAND串的选择门形成在NAND串的下端。
本发明通过选用应力低于金属钨且电阻率低于重掺杂硅的金属硅化物作为栅极线狭缝填充材料，全部或部分代替钨形成共源触点，能在有效避免共源触点应力导致的晶圆弯曲变形的同时，维持较低的共源触点电阻。值得注意的是，本发明并不局限于NAND阵列共源触点，对于任何垂直贯穿NAND存储器等级层堆栈的贯穿阵列触点也同样适用，其填充材料的选择及比例配置与共源触点类似，在此不再赘述。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (16)
1.一种NAND存储器，其特征在于，包括：硅基板，形成在硅基板上的等级层堆栈，以及垂直贯穿等级层堆栈的NAND串和共源触点，所述共源触点通过硅基板电性连接一个或多个NAND串；所述共源触点由金属硅化物形成，或者由金属硅化物和硅材料形成，或者由金属硅化物和金属钨形成，或者由金属硅化物、硅材料和金属钨形成。
2.如权利要求1所述的NAND存储器，其特征在于，所述共源触点材料包括金属硅化物和金属钨时，金属硅化物形成在所述共源触点的下部，金属钨形成在所述共源触点的上部；或者金属钨形成在所述共源触点的下部，金属硅化物形成在所述共源触点的上部。
3.一种NAND存储器，其特征在于，包括：硅基板，形成在硅基板上的等级层堆栈，以及垂直贯穿等级层堆栈的NAND串和贯穿阵列触点；所述贯穿阵列触点由金属硅化物形成，或者由金属硅化物和硅材料形成，或者由金属硅化物和金属钨形成，或者由金属硅化物、硅材料和金属钨形成，用于连接所述NAND串上方和下方的互联层。
4.如权利要求3所述的NAND存储器，其特征在于，所述贯穿阵列触点材料包括金属硅化物和金属钨时，金属硅化物形成在所述贯穿阵列触点的下部，金属钨形成在所述贯穿阵列触点的上部；或者金属钨形成在所述贯穿阵列触点的下部，金属硅化物形成在所述贯穿阵列触点的上部。
5.如权利要求1-4中任一项所述的NAND存储器，其特征在于，所述金属硅化物为硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合。
6.如权利要求1-4中任一项所述的NAND存储器，其特征在于，所述硅材料为单晶硅、多晶硅和非晶硅中的一种或几种的组合。
7.一种NAND存储器的制备方法，其特征在于，包括如下步骤：
在栅极线狭缝侧壁形成间隔层；所述栅极线狭缝垂直贯穿硅基板上的等级层堆栈；
形成第一阻挡层，覆盖栅极线狭缝内壁；
用硅材料填充栅极线狭缝，形成硅层；
形成金属层，覆盖所述硅层；
使硅层中的硅材料与金属层中的金属合金化形成金属硅化物，得到金属硅化物层。
8.如权利要求7所述的NAND存储器的制备方法，其特征在于，还包括如下步骤：
去除结构表面残留的金属层或者去除结构表面残留的金属层以及金属层下方的第一阻挡层；
将金属硅化物层的上部去除，形成凹陷；
向凹陷中填充金属钨，从而在金属硅化物层的上方形成金属钨层。
9.如权利要求8所述的NAND存储器的制备方法，其特征在于，形成金属钨层的步骤具体为：在形成凹陷后的结构表面形成第二阻挡层，覆盖结构上表面，然后向凹陷中填充金属钨。
10.如权利要求7-9中任一项所述的NAND存储器的制备方法，其特征在于，在形成硅层后，对结构表面进行化学机械抛光，使填充的硅层顶部与结构上表面对齐。
11.如权利要求7-9中任一项所述的NAND存储器的制备方法，其特征在于，在去除残留的金属层或者去除残留的金属层以及金属层下方的第一阻挡层后，进一步对结构表面进行化学机械抛光处理，使金属硅化物层的顶部与结构上表面对齐。
12.如权利要求7-9中任一项所述的NAND存储器的制备方法，其特征在于，金属硅化物的形成到达硅层底部直至第一阻挡层，使得整个硅层中的硅材料完全转化为金属硅化物；或者金属硅化物的形成在到达硅层底部前结束，使得形成的金属硅化物层中包含金属硅化物和硅材料。
13.如权利要求7-9中任一项所述的NAND存储器的制备方法，其特征在于，金属层材料为钴、镍、钛和钨中的一种或多种的组合，对应形成的金属硅化物为硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种的组合。
14.如权利要求7-9中任一项所述的NAND存储器的制备方法，其特征在于，硅材料为单晶硅、多晶硅和非晶硅中的一种或多种的组合。
15.如权利要求7-9中任一项所述的NAND存储器的制备方法，其特征在于，间隔层通过在栅极线狭缝内壁沉积间隔层材料后，回蚀去除栅极线狭缝底部的间隔层材料实现。
16.如权利要求7或9所述的NAND存储器的制备方法，其特征在于，第一阻挡层和第二阻挡层材料各自独立地为Ti或TiN。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711097892.1A CN107731838A (zh) | 2017-11-09 | 2017-11-09 | 一种nand存储器及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711097892.1A CN107731838A (zh) | 2017-11-09 | 2017-11-09 | 一种nand存储器及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107731838A true CN107731838A (zh) | 2018-02-23 |
Family
ID=61214165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711097892.1A Pending CN107731838A (zh) | 2017-11-09 | 2017-11-09 | 一种nand存储器及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107731838A (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109155319A (zh) * | 2018-08-08 | 2019-01-04 | 长江存储科技有限责任公司 | 存储器件以及形成存储器件的方法 |
| CN109860037A (zh) * | 2019-01-18 | 2019-06-07 | 长江存储科技有限责任公司 | 3d nand存储器的阵列共源极的形成方法 |
| CN110520985A (zh) * | 2019-07-16 | 2019-11-29 | 长江存储科技有限责任公司 | 三维存储器件的互连结构 |
| WO2020073185A1 (en) * | 2018-10-09 | 2020-04-16 | Yangtze Memory Technologies Co., Ltd. | Methods for reducing defects in semiconductor plug in three-dimensional memory device |
| CN111403405A (zh) * | 2020-03-09 | 2020-07-10 | 长江存储科技有限责任公司 | 一种3d nand存储结构及其制备方法 |
| CN111477631A (zh) * | 2020-04-23 | 2020-07-31 | 长江存储科技有限责任公司 | 一种三维存储器及其制造方法 |
| CN113035700A (zh) * | 2021-03-05 | 2021-06-25 | 长江存储科技有限责任公司 | 三维存储器的制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1405860A (zh) * | 2001-09-19 | 2003-03-26 | 旺宏电子股份有限公司 | 形成金属硅化物的方法 |
| CN1547766A (zh) * | 2001-08-28 | 2004-11-17 | �Ƚ�װ�ù�˾ | 使用高k值电介质的改进硅化物工艺 |
| CN101656255A (zh) * | 2008-08-18 | 2010-02-24 | 中芯国际集成电路制造(上海)有限公司 | Nand闪存及其制作方法 |
| CN103608897A (zh) * | 2011-05-20 | 2014-02-26 | 财团法人首尔大学校产学协力团 | 半导体薄膜结构以及其形成方法 |
| CN104347481A (zh) * | 2013-07-31 | 2015-02-11 | 盛美半导体设备（上海）有限公司 | 金属镀层处理方法 |
| CN104766865A (zh) * | 2014-01-03 | 2015-07-08 | 三星电子株式会社 | 垂直型非易失性存储器件和垂直沟道非易失性存储器件 |
| CN105870054A (zh) * | 2016-06-06 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 硅通孔结构及其形成方法 |
| CN106757192A (zh) * | 2015-11-19 | 2017-05-31 | 罗门哈斯电子材料有限责任公司 | 在薄膜衬底上电镀低内应力铜沉积物以抑制翘曲的方法 |
-
2017
- 2017-11-09 CN CN201711097892.1A patent/CN107731838A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1547766A (zh) * | 2001-08-28 | 2004-11-17 | �Ƚ�װ�ù�˾ | 使用高k值电介质的改进硅化物工艺 |
| CN1405860A (zh) * | 2001-09-19 | 2003-03-26 | 旺宏电子股份有限公司 | 形成金属硅化物的方法 |
| CN101656255A (zh) * | 2008-08-18 | 2010-02-24 | 中芯国际集成电路制造(上海)有限公司 | Nand闪存及其制作方法 |
| CN103608897A (zh) * | 2011-05-20 | 2014-02-26 | 财团法人首尔大学校产学协力团 | 半导体薄膜结构以及其形成方法 |
| CN104347481A (zh) * | 2013-07-31 | 2015-02-11 | 盛美半导体设备（上海）有限公司 | 金属镀层处理方法 |
| CN104766865A (zh) * | 2014-01-03 | 2015-07-08 | 三星电子株式会社 | 垂直型非易失性存储器件和垂直沟道非易失性存储器件 |
| CN106757192A (zh) * | 2015-11-19 | 2017-05-31 | 罗门哈斯电子材料有限责任公司 | 在薄膜衬底上电镀低内应力铜沉积物以抑制翘曲的方法 |
| CN105870054A (zh) * | 2016-06-06 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 硅通孔结构及其形成方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109155319A (zh) * | 2018-08-08 | 2019-01-04 | 长江存储科技有限责任公司 | 存储器件以及形成存储器件的方法 |
| CN109155319B (zh) * | 2018-08-08 | 2019-09-10 | 长江存储科技有限责任公司 | 存储器件以及形成存储器件的方法 |
| US10559592B1 (en) | 2018-08-08 | 2020-02-11 | Yangtze Memory Technologies Co., Ltd. | Memory device and forming method thereof |
| US11205662B2 (en) | 2018-10-09 | 2021-12-21 | Yangtze Memory Technologies Co., Ltd. | Methods for reducing defects in semiconductor plug in three-dimensional memory device |
| WO2020073185A1 (en) * | 2018-10-09 | 2020-04-16 | Yangtze Memory Technologies Co., Ltd. | Methods for reducing defects in semiconductor plug in three-dimensional memory device |
| US10784279B2 (en) | 2018-10-09 | 2020-09-22 | Yangtze Memory Technologies Co., Ltd. | Methods for reducing defects in semiconductor plug in three-dimensional memory device |
| CN109860037A (zh) * | 2019-01-18 | 2019-06-07 | 长江存储科技有限责任公司 | 3d nand存储器的阵列共源极的形成方法 |
| CN110520985B (zh) * | 2019-07-16 | 2020-08-25 | 长江存储科技有限责任公司 | 三维存储器件的互连结构 |
| US11205659B2 (en) | 2019-07-16 | 2021-12-21 | Yangtze Memory Technologies Co., Ltd. | Interconnect structures of three-dimensional memory devices |
| CN110520985A (zh) * | 2019-07-16 | 2019-11-29 | 长江存储科技有限责任公司 | 三维存储器件的互连结构 |
| US11521986B2 (en) | 2019-07-16 | 2022-12-06 | Yangtze Memory Technologies Co., Ltd. | Interconnect structures of three-dimensional memory devices |
| CN111403405A (zh) * | 2020-03-09 | 2020-07-10 | 长江存储科技有限责任公司 | 一种3d nand存储结构及其制备方法 |
| CN111403405B (zh) * | 2020-03-09 | 2021-08-13 | 长江存储科技有限责任公司 | 一种3d nand存储结构及其制备方法 |
| CN111477631A (zh) * | 2020-04-23 | 2020-07-31 | 长江存储科技有限责任公司 | 一种三维存储器及其制造方法 |
| CN111477631B (zh) * | 2020-04-23 | 2022-04-08 | 长江存储科技有限责任公司 | 一种三维存储器及其制造方法 |
| CN113035700A (zh) * | 2021-03-05 | 2021-06-25 | 长江存储科技有限责任公司 | 三维存储器的制备方法 |
| CN113035700B (zh) * | 2021-03-05 | 2022-06-03 | 长江存储科技有限责任公司 | 三维存储器的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107731838A (zh) | 一种nand存储器及其制备方法 | |
| US10453798B2 (en) | Three-dimensional memory device with gated contact via structures and method of making thereof | |
| US10516025B1 (en) | Three-dimensional NAND memory containing dual protrusion charge trapping regions and methods of manufacturing the same | |
| US10991721B2 (en) | Three-dimensional memory device including liner free molybdenum word lines and methods of making the same | |
| US9576966B1 (en) | Cobalt-containing conductive layers for control gate electrodes in a memory structure | |
| US20200203364A1 (en) | Three-dimensional memory devices having a multi-stack bonded structure using a logic die and multiple three-dimensional memory dies and method of making the same | |
| CN107887395A (zh) | Nand存储器及其制备方法 | |
| CN107871744A (zh) | 一种nand串结构及其制备方法 | |
| US11094715B2 (en) | Three-dimensional memory device including different height memory stack structures and methods of making the same | |
| CN109786387A (zh) | 存储器及其形成方法、存储器的存储单元的选择方法 | |
| US20200194445A1 (en) | Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same | |
| WO2020131170A1 (en) | Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same | |
| CN109496355A (zh) | 具有使用背面衬底减薄形成的半导体插塞的三维存储设备 | |
| US20200194446A1 (en) | Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same | |
| US11121153B1 (en) | Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same | |
| CN109920793A (zh) | 3d存储器件及其制造方法 | |
| WO2015126664A1 (en) | A multilevel memory stack structure and methods of manufacturing the same | |
| CN108028256A (zh) | 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层 | |
| CN103620789A (zh) | 3d垂直nand以及通过前侧工艺和后侧工艺制造其的方法 | |
| US11127759B2 (en) | Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same | |
| CN106257689A (zh) | 半导体器件及其制造方法 | |
| CN113169179B (zh) | 使用外延半导体沟道和掩埋源极线的三维存储器器件及其制造方法 | |
| CN110349961A (zh) | 三维半导体存储器件及其制造方法 | |
| US20210159169A1 (en) | Three-dimensional memory device containing structures for enhancing gate-induced drain leakage current and methods of forming the same | |
| CN109727989B (zh) | 一种三维存储器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180223 |