CN111477631A - 一种三维存储器及其制造方法 - Google Patents
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Abstract
本发明提供了一种三维存储器，包括衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括间隔的栅极层；以及垂直穿过所述堆叠结构且到达所述衬底的阵列共源极，所述阵列共源极包括第一金属化合物层和位于所述第一金属化合物层内侧的第二金属化合物层，其中所述第一金属化合物层的电阻率低于所述第二金属化合物层的电阻率。
Description
技术领域
本发明主要涉及半导体领域，尤其涉及一种三维存储器和制造三维存储器的方法。
背景技术
随着市场对存储密度要求的不断提高，二维存储器关键尺寸缩小已经到了规模量产技术上的极限，为了进一步提高存储容量、降低成本，提出了三维结构的存储器。
为提高存储密度，一般通过增加三维存储器中的堆叠层数来实现。目前主流的3DNAND闪存的三维存储器件中，随着存储阵列结构的堆叠层的层数的不断增加，阵列共源极(Array Common Source)的沟槽(trench)越来越深。单纯的金属(如W)填充，会造成晶圆的应力过大，严重的甚至将导致破片等问题。因此出现多晶硅加金属材料填充阵列共源极的沟槽的方案以缓解应力。但这种结构造成电信号在阵列共源极中的传输电阻明显增大，影响阵列共源极的电流传输，从而严重影响三维存储器的擦写性能。
发明内容
本发明要解决的技术问题是提供一种大幅度降低传输电阻的三维存储器。
为解决上述技术问题，本发明提供了一种三维存储器，包括：衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括间隔的栅极层；以及垂直穿过所述堆叠结构且到达所述衬底的阵列共源极，所述阵列共源极包括第一金属化合物层和位于所述第一金属化合物层内侧的第二金属化合物层，其中所述第一金属化合物层的电阻率低于所述第二金属化合物层的电阻率。
在本发明的一实施例中，所述第一金属化合物层和所述第二金属化合物层的总厚度为5-20nm。
在本发明的一实施例中，所述第一金属化合物层的厚度在3-15nm之间。
在本发明的一实施例中，所述阵列共源极包括还包括位于所述第二金属化合物层内的导电柱。
在本发明的一实施例中，所述导电柱包括多晶硅和位于所述多晶硅之上的金属。
在本发明的一实施例中，所述第一金属化合物层和所述第二金属化合物层包括相同的金属元素。
在本发明的一实施例中，所述第一金属化合物层包括金属硅化物；和/或所述第二金属化合物层包括金属氮化物。
在本发明的一实施例中，所述第二金属化合物层是具有粘接作用的扩散阻挡层。
本发明还提供一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层；形成垂直穿过所述堆叠层而到达所述衬底的开口；在所述开口侧壁形成非金属层；在所述非金属层上形成金属层，所述金属层与所述非金属层反应生成第一金属化合物层；以及在所述第一金属化合物层上形成第二金属化合物层，所述第一金属化合物层的电阻率低于所述第二金属化合物层的电阻率。
在本发明的一实施例中，所述非金属层的厚度为2-10nm。
在本发明的一实施例中，还包括：在所述开口内形成多晶硅；以及在所述多晶硅之上形成金属。
在本发明的一实施例中，所述第一金属化合物层和所述第二金属化合物层包括相同的金属元素。
在本发明的一实施例中，所述非金属层为硅层。
在本发明的一实施例中，所述第二金属化合物层包括金属氮化物。
在本发明的一实施例中，所述开口是所述三维存储器的栅线隙。
与现有技术相比，本发明通过对阵列共源极侧壁起传输电信号作用区域的薄膜层，引入电阻率更低的金属化合物，从而使得阵列共源极的传输电阻得到大幅度降低。
附图说明
图1是本发明一些实施例的三维存储结构的局部剖面示意图。
图2是本发明一些实施例的三维存储器的制造方法的流程图。
图3A-图3E是本发明一些实施例的形成三维存储器的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
本发明的实施例描述能够降低阵列共源级传导电阻的三维存储器以及形成三维存储器的方法。
三维存储器可以包括阵列区(array)，阵列区可以包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠结构上形成有沟道结构阵列。
首先参考图1来说明本发明的一个实施例中的三维半导体存储器的结构。在一实施例中，三维存储器包括衬底1、堆叠结构2和阵列共源极3。堆叠结构2位于衬底1上。阵列共源极3垂直穿过堆叠结构2且到达衬底1。堆叠结构2可以包括沿与衬底101垂直的方向交替层叠的栅极层102a和间隔层102b。栅极层102a的材料例如是金属(如钨)。在栅极层102a与间隔层102b之间还具有包围栅极层102a的栅介质层102c。
三维存储器还具有垂直于衬底的沟道孔103，其内沿沟道孔103从外向内的方向依次设置有存储器层104、沟道层105和填充柱106。在此，存储器层104可以包括电荷阻挡层104a、电荷俘获层104b和隧穿层104c。沟道孔103的底部可具有外延结构107。外延结构107的材料例如是硅。
在一非限制性实施例中，衬底1典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。衬底201上可根据需要设置一些掺杂的阱，例如N阱或者P阱。
阵列共源极3包括底部接触108、第一金属化合物层301、第二金属化合物层302和导电柱303。第二金属化合物层302位于第一金属化合物层301内侧，导电柱303位于第二金属化合物层302内侧。第一金属化合物层301和第二金属化合物层302组成侧壁电阻。在此，“内侧”为朝向阵列共源极3的中心轴的一侧。在一非限制性实施例中，导电柱303包括多晶硅303a和位于多晶硅303a之上的金属303b。金属303b可示例性的为钨(W)。与只包含金属的导电柱相比，由多晶硅303a和金属303b构成的导电柱，有助于减少晶圆产生的应力，严重的会导致晶圆破片等问题。这一点在随着三维存储器层数不断增多的发展趋势下，意义更为重要。同时，随着三维存储器层数的增多，穿过堆叠结构到达衬底的距离也就相应的增大。而因前述的应力等原因，导电柱303中的金属303b在垂直方向上高度有限。
在一非限制性实施例中，其在垂直方向上可相当于三层堆叠结构的厚度。在多层三维存储器，例如64层，128层，256层，……，的高密度三维存储器中，导电柱303在垂直方向上的多晶硅303a高度远大于金属303b的高度。相应地，阵列共源极3从衬底区域到导电柱303上端的传输电阻也受到影响。具体地，电信号在阵列共源极中的传输电阻Rc为导电柱中的金属的电阻、底部多晶硅接触的电阻与侧壁电阻之和。随着三维存储器的堆叠层数的增加，与多晶硅在垂直方向上存在较长对应区域的侧壁电阻对传输电阻的影响将越来越大。
在侧壁电阻中，第二金属化合物层302起到粘接导电柱303以及防止导电柱303的材料向外扩散的作用。因此第二金属化合物层302的材料选择受到限制，电阻率通常较高。第一金属化合物层301的电阻率低于第二金属化合物层302的电阻率，从而降低侧壁电阻的传输电阻。
电阻率是用来表示各种物质电阻特性的物理量，国际单位制中，电阻率的单位是欧姆·米(Ω·m)，常用单位是欧姆·毫米和欧姆·米。
在一非限制性实施例中，第一金属化合物层301和第二金属化合物层302的总厚度可为5-20m，此参数可根据阵列共源极3的关键尺寸(Critical Dimension,CD)进行设定和调整。
在一非限制性实施例中，第一金属化合物层的厚度在3-15nm之间，此参数亦可根据阵列共源极的关键尺寸(Critical Dimension)进行设定和调整。
在一非限制性实施例中，第一金属化合物层301和所述第二金属化合物层302可包含相同的金属元素，该金属可例如为钛(Ti)。示例性地，该金属也可为钨(W)、镍(Ni)、钴(Co)等。
在一非限制性实施例中，第一金属化合物层301包括金属硅化物。第二金属化合物层302包括金属氮化物。例如，若前述金属为钛(Ti)，则第一金属化合物层301可为钛硅化物(TiSix)，示例性地，TiSix可为TiSi或TiSi2，亦可为其它情形。第二金属化合物层302可例如为氮化钛(TiN)或其它相应的金属化合物。
本实施例的三维存储器通过减小侧壁电阻，使得传输电阻Rc大幅降低，有利于电信号在阵列共源极的快速传输，从而改进和提高三维存储器的擦写性能。
除了以上述实施例进行举例说明的三维存储器，本发明还提供三维存储器的制备方法。图2是本发明一些实施例的三维存储器的制造方法流程图。图3A-图3E是本发明一些实施例的形成三维存储器的示例性过程中的剖面示意图。下面参考图2和图3A-图3E来对本发明的三维存储器的制备方法的一些实施例进行说明。
在步骤201，提供半导体结构400。此半导体结构400是将被用于后续制程以最终形成三维存储器件的至少一部分。
参考图3A，该半导体结构400具有衬底401和位于衬底上的堆叠层402。堆叠层可包括间隔的栅极层402a和间隔层402b，栅极层402a的材料例如是金属(如钨)。在栅极层402a与间隔层402b之间还具有包围栅极层102a的栅介质层402c衬底401的材料例如是硅，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在衬底401上交替沉积形成堆叠层。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底401还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤202，形成垂直穿过堆叠层而到达衬底的开口403，继续参考图3A。形成开口403的工艺可根据实际进行选择和使用，例如为干法刻蚀(Dry Etch)和湿法刻蚀(WetEtch)。
在一非限制性实施例中，开口403是所述三维存储器的栅线隙(Gate line slit)。栅线隙沿着三维存储器的存储阵列的一个方向(通常称为X方向)延伸，用于将三维存储器的存储阵列的栅极隔开，从而分为多个存储块。在形成开口403后还可包括在露出的衬底表面形成底部接触(bottom contact)108和绝缘层109的步骤。
在步骤203，在开口侧壁形成非金属层404。
形成非金属层404的方法例如为原子层沉积(ALD)，参考图3B。非金属层选择适合与之后形成的金属层反应的材料。并且反应后的金属化合物具有较高的电阻率，例如，比金属层的氮化物高。非金属层例如为硅层。硅层的沉积厚度可以根据实际情形进行设定和调整。例如，根据之后将要形成的阵列共源极的特征尺寸，根据金属化合物的反应情况和所需要达到的厚度等。沉积非金属层404后还可包括将堆叠结构的开口403底部的非金属层404刻蚀去除，以避免沟槽底部的接触电阻过高。开口403外侧的非金属层也将刻蚀去除。
在步骤204，在非金属层上形成金属层405，金属层与非金属层反应生成第一金属化合物层406。
形成金属层405的方法例如为等离子增强化学气相沉积(PECVD)。金属层可示例性地为金属钛(Ti)，则若在前一步骤沉积的非金属层为硅(Si)层，则形成的金属化合物可为钛硅化物(TiSix)。TiSix可例如为TiSi或TiSi2，亦可为其它情形。通过在先形成的非金属层，使得本步骤中一旦形成金属层，可以与非金属层反应，形成电阻率较低的第一金属化合物。沉积形成第一金属化合物406后，也可包括将堆叠结构的开口403外侧和沟槽底部的沉积反应物刻蚀去除，便于后续步骤的进行。参考图3C，图中标示形成的第一金属化合物层406。
在步骤205，在第一金属化合物层上形成第二金属化合物层407，第一金属化合物层406的电阻率低于第二金属化合物层407的电阻率。参考图3D。在沉积形成第二金属化合物后，亦可包括将堆叠结构的开口403外侧的沉积物刻蚀去除的步骤。
第二金属化合物层例如包括金属氮化物，例如氮化钛(TiN)、氮化钨、氮化镍和氮化钴等。由于步骤304中的金属层已经与非金属层反应产生第一金属化合物层，此步骤中引入的第二金属化合物层，不易再与金属层反应，从而不会继续生成电阻率较高的第二金属化合物。
在一非限制性实施例中，非金属层的厚度可为2-10nm，其具体厚度可根据实际情况设定和调整。当沉积的金属层厚度大于需要的厚度时，可进行一刻蚀步骤，将其减薄至所需厚度。最终形成的第一金属化合物的厚度，根据不同金属的选择比不同，亦可产生相应的差异。同时，也可通过控制沉积金属层的厚度，来调节最终形成的第一金属氧化物的厚度。例如，非金属层可为硅(Si)层，金属层可为钛(Ti)金属层，则将反应形成钛硅化物(TiSix)。若钛硅化物(TiSix)为3-4nm，则沉积的非金属层硅(Si)层的厚度可为1-2nm。也可先行沉积5nm，再进行相应的刻蚀，保留所需厚度，使得反应界面更为平整，以利于充分反应。若沉积的硅(Si)层厚度较小，则可省去刻蚀步骤。经过反应后的硅(Si)层在其最内侧，亦可有部分厚度的硅(Si)保留。
在一实施例中，可通过调节钛(Ti)的沉积厚度，来调节第一金属化合物钛硅化物(TiSix)的厚度。
第一金属化合物和第二金属化合物中的金属成分也可以不同。例如第一金属化合物中的金属为钛，第二金属化合物为钨。
参考图3E所示，在一实施例中，本发明的三维存储器的制造方法还包括在开口内形成多晶硅408，且在所述多晶硅之上形成金属409，从而形成导电柱410。金属409可示例性的为钨(W)。多晶硅在垂直方向上的高度大于金属材料的高度。例如，当三维存储器的层数为64层，128层，……时，金属材料在垂直方向的高度可约为三层堆叠层的高度，抑或根据实际情况选择所需高度，本申请对此不作限定。此例子只说明所述多晶硅在垂直方向上的高度大于金属材料的高度。
在一些实施例中，具体的金属材料在垂直方向的高度和多晶硅在垂直方向上的高度可根据实际需要和工艺指标综合考虑确定，例如晶圆可承受的应力大小，阵列共源极的关键尺寸和电信号传输要求等。
在一非限制性实施例中，第一金属化合物层和第二金属化合物层包括相同的金属元素。该金属可例如为钛(Ti)。示例性地，该金属也可为钨(W)、镍(Ni)、钴(Co)等。
本发明提供的三维存储器的制造方法，通过改变阵列共源极侧壁中起传输电信号作用区域，即导电通道的层结构，以降低侧壁电信号传输通道的电阻。
以第一金属化合物为TiSix，第二金属化合物为TiN为例，TiN的电阻率约为230μΩ·cm，TiSix的电阻率约为24μΩ·cm。与侧壁电阻只包括起到粘接和阻挡作用的TiN相比，侧壁的电阻率由TiN的电阻率约为230μΩ·cm变为由TiSix和TiN共同构成导电层结构的电阻率，数值为1/[(1/24)+(1/230)]≈21.73μΩ·cm，从而使得侧壁电阻大幅度降低。根据前述推导结果，降幅可达90％。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (15)
1.一种三维存储器，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括间隔的栅极层；以及
垂直穿过所述堆叠结构且到达所述衬底的阵列共源极，所述阵列共源极包括第一金属化合物层和位于所述第一金属化合物层内侧的第二金属化合物层，其中所述第一金属化合物层的电阻率低于所述第二金属化合物层的电阻率。
2.如权利要求1所述的三维存储器，其特征在于，所述第一金属化合物层和所述第二金属化合物层的总厚度为5-20nm。
3.如权利要求1或2所述的三维存储器，其特征在于，所述第一金属化合物层的厚度在3-15nm之间。
4.如权利要求1或2所述的三维存储器，其特征在于，所述阵列共源极包括还包括位于所述第二金属化合物层内的导电柱。
5.如权利要求4所述的三维存储器，其特征在于，所述导电柱包括多晶硅和位于所述多晶硅之上的金属。
6.如权利要求1所述的三维存储器，其特征在于，所述第一金属化合物层和所述第二金属化合物层包含相同的金属元素。
7.如权利要求1所述的三维存储器，其特征在于，
所述第一金属化合物层包括金属硅化物；和/或
所述第二金属化合物层包括金属氮化物。
8.如权利要求1所述的三维存储器，其特征在于，所述第二金属化合物层是具有粘接作用的扩散阻挡层。
9.一种三维存储器的制造方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层；
形成垂直穿过所述堆叠层而到达所述衬底的开口；
在所述开口侧壁形成非金属层；
在所述非金属层上形成金属层，所述金属层与所述非金属层反应生成第一金属化合物层；以及
在所述第一金属化合物层上形成第二金属化合物层，所述第一金属化合物层的电阻率低于所述第二金属化合物层的电阻率。
10.如权利要求9所述的方法，其特征在于，所述非金属层的厚度为2-10nm。
11.如权利要求9所述的方法，其特征在于，还包括：
在所述开口内形成多晶硅；以及
在所述多晶硅之上形成金属。
12.如权利要求9所述的方法，其特征在于，所述第一金属化合物层和所述第二金属化合物层包含相同的金属元素。
13.如权利要求9所述的方法，其特征在于，所述非金属层为硅层。
14.如权利要求9所述的方法，其特征在于，所述第二金属化合物层包括金属氮化物。
15.如权利要求9所述的方法，其特征在于，所述开口是所述三维存储器的栅线隙。
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Cited By (1)
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|---|---|---|---|---|
| TWI807991B (zh) * | 2022-09-08 | 2023-07-01 | 旺宏電子股份有限公司 | 半導體裝置及其製作方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103000579A (zh) * | 2012-12-14 | 2013-03-27 | 复旦大学 | 一种半导体器件及其制备方法 |
| CN106298487A (zh) * | 2015-06-11 | 2017-01-04 | 旺宏电子股份有限公司 | 电路与形成该电路的方法 |
| CN107658310A (zh) * | 2017-08-31 | 2018-02-02 | 长江存储科技有限责任公司 | 降低晶片翘曲的共源极阵列形成方法 |
| CN107706189A (zh) * | 2017-08-22 | 2018-02-16 | 长江存储科技有限责任公司 | 3d nand闪存的接触窗形成方法和接触窗结构 |
| CN107731838A (zh) * | 2017-11-09 | 2018-02-23 | 长江存储科技有限责任公司 | 一种nand存储器及其制备方法 |
| CN108807410A (zh) * | 2018-07-16 | 2018-11-13 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN109585454A (zh) * | 2018-11-20 | 2019-04-05 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN109860037A (zh) * | 2019-01-18 | 2019-06-07 | 长江存储科技有限责任公司 | 3d nand存储器的阵列共源极的形成方法 |
| US20190288000A1 (en) * | 2018-03-13 | 2019-09-19 | SK Hynix Inc. | Semiconductor device and manufacturing method of the semiconductor device |
-
2020
- 2020-04-23 CN CN202010326207.3A patent/CN111477631B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103000579A (zh) * | 2012-12-14 | 2013-03-27 | 复旦大学 | 一种半导体器件及其制备方法 |
| CN106298487A (zh) * | 2015-06-11 | 2017-01-04 | 旺宏电子股份有限公司 | 电路与形成该电路的方法 |
| CN107706189A (zh) * | 2017-08-22 | 2018-02-16 | 长江存储科技有限责任公司 | 3d nand闪存的接触窗形成方法和接触窗结构 |
| CN107658310A (zh) * | 2017-08-31 | 2018-02-02 | 长江存储科技有限责任公司 | 降低晶片翘曲的共源极阵列形成方法 |
| CN107731838A (zh) * | 2017-11-09 | 2018-02-23 | 长江存储科技有限责任公司 | 一种nand存储器及其制备方法 |
| US20190288000A1 (en) * | 2018-03-13 | 2019-09-19 | SK Hynix Inc. | Semiconductor device and manufacturing method of the semiconductor device |
| CN108807410A (zh) * | 2018-07-16 | 2018-11-13 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN109585454A (zh) * | 2018-11-20 | 2019-04-05 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN109860037A (zh) * | 2019-01-18 | 2019-06-07 | 长江存储科技有限责任公司 | 3d nand存储器的阵列共源极的形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI807991B (zh) * | 2022-09-08 | 2023-07-01 | 旺宏電子股份有限公司 | 半導體裝置及其製作方法 |
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| Publication number | Publication date |
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