CN109346474B - 三维存储器以及形成三维存储器的方法 - Google Patents
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Abstract
本发明提供了一种三维存储器，包括：衬底；位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层；沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔；以及位于所述沟道孔内沿所述沟道孔的径向由外向内的方向依次设置的栅介质层和存储器层。本发明的三维存储器中的栅极层和间隔层之间没有栅介质层，这有利于栅极层的填充，可以降低栅极层的阻值。另外，由于相邻的栅极层之间不存在栅介质层，减少了相邻的栅极层间的介电常数，降低了栅极层间的电阻‑电容延迟效应以及耦合效应。
Description
技术领域
本发明主要涉及半导体领域，尤其涉及一种三维存储器以及形成三维存储器的方法。
背景技术
随着市场对存储密度要求的不断提高，二维存储器关键尺寸缩小已经到了规模量产技术上的极限，为了进一步提高存储容量、降低成本，提出了三维结构的存储器。
为提高存储密度，一般通过增加三维存储器中的堆叠层数来实现。此时，堆叠层单层厚度会适当减薄以减少应力影响。然而，较小的栅极沟槽尺寸会导致金属栅极填充时，栅极沟槽开口容易堵塞，导致金属栅极填充不完全，金属栅极层阻值升高，进而影响存储器件性能。
发明内容
本发明要解决的技术问题是提供一种三维存储器以及形成三维存储器的方法，其能够降低栅极层的阻值。
为解决上述技术问题，本发明提供了一种三维存储器，包括：衬底；位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层；沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔；以及位于所述沟道孔内沿所述沟道孔的径向由外向内的方向依次设置的栅介质层和存储器层。
在本发明的一实施例中，所述栅介质层在所述沟道孔内是连续分布的。
在本发明的一实施例中，所述栅介质层包括高介电常数介质层。
在本发明的一实施例中，所述高介电常数介质层的介电常数大于或等于7。
在本发明的一实施例中，所述栅介质层包括氧化铝层、氧化铪层和氮氧化硅层中的一种或多种。
在本发明的一实施例中，还包括设置于所述栅极层与所述栅介质层以及所述栅极层与所述间隔层之间的金属阻挡层。
在本发明的一实施例中，所述金属阻挡层与所述栅介质层和所述间隔层分别直接接触。
在本发明的一实施例中，所述金属阻挡层包括能够阻挡金属离子扩散并且具有导电性的材料层。
在本发明的一实施例中，所述存储器层包括沿所述沟道孔的径向由外向内的方向依次设置的电荷阻挡层、电荷俘获层和隧穿层。
本发明的另一方面提供了一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的伪栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的伪栅极层和间隔层的沟道孔；在所述沟道孔内依次形成栅介质层和存储器层；以及替换所述伪栅极层以形成栅极层。
在本发明的一实施例中，在所述栅介质层内形成存储器层之后，替换所述伪栅极层之前，所述方法还包括高温退火步骤。
在本发明的一实施例中，替换所述伪栅极层以形成栅极层的步骤包括：去除所述伪栅极层以得到栅极沟槽；在所述栅极沟槽内形成金属阻挡层；以及在所述金属阻挡层内形成所述栅极层。
在本发明的一实施例中，所述金属阻挡层包括能够阻挡金属离子扩散并且具有导电性的材料层。
在本发明的一实施例中，所述栅介质层在所述沟道孔内是连续分布的。
在本发明的一实施例中，所述栅介质层包括高介电常数介质层。
在本发明的一实施例中，所述高介电常数介质层的介电常数大于或等于7。
在本发明的一实施例中，所述栅介质层包括氧化铝层、氧化铪层和氮氧化硅层中的一种或多种。
在本发明的一实施例中，所述存储器层包括沿所述沟道孔的径向由外向内的方向依次设置的电荷阻挡层、电荷俘获层和隧穿层。
与现有技术相比，本发明具有以下优点：
本发明的三维存储器中的栅极层和间隔层之间没有栅介质层，这有利于栅极层的填充，可以降低栅极层的阻值。另外，由于相邻的栅极层之间不存在栅介质层，减少了相邻的栅极层间的介电常数，降低了栅极层间的电阻-电容延迟(RC delay)效应以及耦合效应。
本发明的形成三维存储器的方法避免了在栅极沟槽中形成栅介质层，增大了在形成栅极层时栅极沟槽的开口，有利于栅极层的填充，降低栅极层的阻值。另外，形成三维存储器的方法是在沟道孔中形成栅介质层，降低了工艺难度，提高了栅介质层的台阶覆盖率以及负载效应(loading effect)。
附图说明
图1是一种三维存储结构的局部剖面示意图。
图2是本发明一些实施例的三维存储结构的局部剖面示意图。
图3是本发明一些实施例的形成三维存储器的方法流程图。
图4A-4D是本发明一些实施例的形成三维存储器的示例性过程中的剖面示意图。
图5是本发明一些实施例的形成栅极层的方法流程图。
图6A-6G是本发明一些实施例的形成栅极层的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是一种三维存储结构的局部剖面示意图。参考图1所示，三维存储结构100可以包括核心区中的衬底101和堆叠层102。堆叠层102可以包括沿与衬底101垂直的方向交替层叠的栅极层102a和间隔层102b。在栅极层102a与间隔层102b之间还具有包围栅极层102a的栅介质层102c。此外，在栅介质层102c和栅极层102a之间还可以设置有金属阻挡层(图中未示出)。金属阻挡层用于阻挡栅极层102a中的金属离子的扩散。堆叠层102具有垂直于衬底的沟道孔103，其内沿沟道孔103从外向内的方向依次设置有存储器层104、沟道层105和隔离层106。在此，存储器层104可以包括电荷阻挡层104a、电荷俘获层104b和隧穿层104c。相邻的堆叠层102之间包括栅缝隙(GLS)107，栅缝隙(GLS)107垂直于衬底101。
在形成如图1所示的三维存储结构100时，在完成沟道孔103内部的结构后，会去除半导体结构中的伪栅极层，以形成栅极沟槽。随着堆叠层102层数的增加，堆叠层102中的单层厚度会减小，栅极沟槽的开口也会变小。在形成栅介质层102c、金属阻挡层和栅极层102a时，由于栅极沟槽的开口小，栅极沟槽的开口容易堵塞，导致栅极层102a填充不完全，栅极层102a阻值会升高，进而影响三维存储器的性能。
本发明的实施例描述能够降低栅极层的阻值的三维存储器以及形成三维存储器的方法。
三维存储器可以包括阵列区(array)，阵列区可以包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠层，在核心区的堆叠层上形成有沟道结构阵列。
图2是本发明一些实施例的三维存储结构的局部剖面示意图。参考图2所示，三维存储结构200可以包括核心区中的衬底201和堆叠层202。堆叠层202可以包括沿与衬底201垂直的方向交替层叠的栅极层202a和间隔层202b。栅极层202a的层数与三维存储器200的层数有关。
在本实施例中，衬底201典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。衬底201上可根据需要设置一些掺杂的阱，例如N阱或者P阱。栅极层202a的材料例如是金属(如钨、铝)。间隔层202b的材料例如是氧化硅。间隔层202b的材料不限于此，也可以是其它绝缘材料。
三维存储器200进一步包括沿与衬底201垂直的方向贯穿堆叠层202的一个或多个沟道孔203。在本发明的实施例中，沟道孔203可为圆柱形孔，尽管并非作为限定。沟道孔203内沿其从外向内的方向依次设置有栅介质层202c、存储器层204。
栅介质层202c的主要作用是防止存储器层204中的电荷扩散到栅极层202a和/或间隔层202b中，以及防止栅极层202a中的电荷扩散到存储器层204中。另一方面，栅介质层202c可以提高栅极层202a与存储器层204之间的介电常数，增强栅极的控制能力。在一些实施例中，栅介质层202c在沟道孔203内可以连续分布。也就是说，栅介质层202c在堆叠层202在沟道孔203中露出的截面处是连续的，不因堆叠层202中层与层之间的关系而断开。在一些实施例中，栅介质层202c可以包括高介电常数(High K，HK)介质层。一般而言，高介电常数介质层的介电常数大于或等于7。在一些实施例中，栅介质层202c可以包括氧化铝(Al2O3)层、氧化铪(HfO2)层和氮氧化硅(SiON)层中的一种或多种。
存储器层204可以包括沿沟道孔203的径向从外向内设置的电荷阻挡层204a、电荷俘获层204b和隧穿层204c。在一些实施例中，电荷阻挡层204a和隧穿层204c的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷俘获层204b的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。电荷阻挡层204a、电荷俘获层204b、隧穿层204c可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构。
在一些实施例中，在沟道孔203中存储器层204内还可以设置有沟道层205。沟道层205示例性材料为多晶硅。可以理解，沟道层205可以选择其他材料。例如，可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
在一些实施例中，在沟道孔203中沟道层205内还可以设置有隔离层206。可以理解，隔离层206可以省略。隔离层206示例性材料可以为SiO2。
在一些实施例中，沟道孔203内还可以设置有填充柱208，位于沟道层205或隔离层206内。然而可以理解，填充柱208可以省略。例如沟道层205可以在沟道孔203的径向扩展到填满目前填充柱208所占据的空间。填充柱208可以是实心的，也可以是空心的。
三位存储器200可以还包括设置于栅极层202a与栅介质层202c、以及栅极层202a与间隔层202b之间的金属阻挡层(图中未示出)。也就是说，金属阻挡层包围栅极层202a。金属阻挡层主要用于防止栅极层202a中的金属离子扩散至栅介质层202c和间隔层202b中。金属阻挡层包括能够阻挡金属离子扩散并且具有导电性的材料层。金属阻挡层示例性材料包括TiN、TaN，或其组合。在一些实施例中，金属阻挡层可以与栅介质层202c和间隔层202b分别直接接触。在一些实施例中，金属阻挡层可以是多层结构。例如，金属阻挡层可以包括第一金属阻挡层和第二金属阻挡层。第一金属阻挡层包围栅极层202a，第二金属阻挡层包围第一金属阻挡层。第一金属阻挡层示例性材料可以包括3族元素或5族元素。第二金属阻挡层示例性材料可以包括5族元素或3族元素。第一金属阻挡层和第二金属阻挡层的材料是互补的，例如第一金属阻挡层的材料包括3族元素，第二金属阻挡层的材料则包括5族元素；第一金属阻挡层的材料包括5族元素，第二金属阻挡层的材料则包括3族元素。
在一些实施例中，堆叠层202还具有形成在相邻的沟道孔203之间、并且垂直于衬底的共源极导电接触207。共源极导电接触207与衬底的掺杂区域直接接触。。
图3是本发明一些实施例的形成三维存储器的方法流程图。图4A-4D是本发明一些实施例的形成三维存储器的示例性过程中的剖面示意图。下面参考图3-4D所示描述本实施例的形成三维存储器的方法300。
在步骤302，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括核心区。从垂直方向看，核心区可具有衬底、位于衬底上的交替层叠的伪栅极层和间隔层以及沿与衬底垂直的方向贯穿交替层叠的伪栅极层和间隔层的沟道孔。
在图4A所示例的半导体结构的剖面图中，半导体结构400a可包括衬底401和位于衬底401上的堆叠层402。堆叠层402可为第一材料层402a1和第二材料层402b交替层叠的叠层。第一材料层402a1可为伪栅极层。第二材料层402b为间隔层(或绝缘层)。堆叠层402中设有沿与衬底垂直的方向贯穿堆叠层402的沟道孔403。
在本发明的实施例中，衬底401的材料例如是硅。第一材料层402a1和第二材料层402b例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底401上交替沉积氮化硅和氧化硅，形成堆叠层402。
沟道孔403的底部可具有外延结构409。外延结构409的材料例如是硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底401还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤304，在沟道孔内依次形成栅介质层和存储器层。
在该步骤中，先在沟道孔内形成栅介质层，而后在栅介质层内形成存储器层。
在图4B所示的半导体结构的剖面图中，半导体结构400b在沟道孔403中形成了栅介质层402c和存储器层404。存储器层404可以包括沿沟道孔403的径向从外向内设置的电荷阻挡层404a、电荷俘获层404b和隧穿层404c。栅介质层402c在沟道孔403内可以连续分布。
栅介质层402c可以包括高介电常数(High K，HK)介质层。一般而言，高介电常数介质层的介电常数大于或等于7。在一些实施例中，栅介质层402c可以包括氧化铝(Al2O3)层、氧化铪(HfO2)层和氮氧化硅(SiON)层中的一种或多种。
电荷阻挡层404a和隧穿层404c的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷俘获层404b的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。电荷阻挡层404a、电荷俘获层404b、隧穿层404c可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构。
形成栅介质层402c、电荷阻挡层404a、电荷俘获层404b和隧穿层404c各层的方法可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法。
可以理解，在形成栅介质层402c和存储器层404之后，还可以在沟道孔403内形成沟道层405、隔离层406和填充柱408中的一者或多者。形成沟道层405、隔离层406和填充柱408的方法可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法。
在一些实施例中，形成三维存储器的方法300还包括步骤305。在步骤305中，可以对在步骤304中形成的半导体结构400b进行高温退火，如图4C所示。通过高温退火，可以调节存储器层404中氮和氧元素的分布。
在步骤306，替换伪栅极层以形成栅极层。
在该步骤中，将伪栅极层的材料替换成金属材料以形成栅极层。在一些实施例中，在该步骤中还形成栅缝隙，并且在栅缝隙中形成隔离层。
在图4D所示的半导体结构的剖面图中，半导体结构400d的堆叠层402包括交替层叠的栅极层402a和间隔层402b。在一些实施例中，半导体结构400d的堆叠层402中形成有在相邻的沟道孔403之间并且垂直于衬底的共源极导电接触407。共源极导电接触407与衬底401的掺杂区域直接接触。在一些实施例中，在共源极导电接触407周围还形成有隔离层410。隔离层410的示例性材料为SiO2。
图5是本发明一些实施例的形成栅极层的方法流程图。图6A-6G是本发明一些实施例的形成栅极层的示例性过程中的剖面示意图。下面参考图5-6G所示描述本实施例的形成栅极层的方法。
在步骤306a，去除伪栅极层以得到栅极沟槽。
在该步骤，可以通过刻蚀方法来去除伪栅极层。该刻蚀方法例如可以是湿法刻蚀。需要说明的是，在该步骤之前还可以对堆叠层进行刻蚀以形成栅缝隙。
在图6A所示例的半导体结构的剖面图中，堆叠层中的伪栅极层已被去除，半导体结构400d1中两个相邻的间隔层402b之间形成了栅极沟槽411。在一些实施例中，在沟道孔之间还形成了栅缝隙420。通过氧化工艺，将外延结构和衬底露出的表面氧化形成氧化层。
在步骤306b，在栅极沟道内形成金属阻挡层。
在该步骤中，在栅极沟道内形成可以阻挡金属离子扩散并且具有导电性的金属阻挡层。形成该金属阻挡层的方法可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法。
在图6B所示例的半导体结构的剖面图中，在半导体结构400d2的栅极沟槽411中形成有金属阻挡层412。
在一些实施例中，金属阻挡层412可以是多层结构。例如金属阻挡层可以包括第一金属阻挡层和第二金属阻挡层。第一金属阻挡层示例性材料可以包括3族元素或5族元素。第二金属阻挡层示例性材料可以包括5族元素或3族元素。
在步骤306c，在金属阻挡层内形成栅极层。
在该步骤，可以先在金属阻挡层内沉积金属。金属阻挡层的示例性材料例如可以包括钨、铝等。沉积金属的方法例如可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法。
在图6C所示例的半导体结构的剖面图中，半导体结构400d3的栅极沟槽被填满金属材料形成了栅极层402a。栅极层402a和间隔层402b共同构成了堆叠层402。在栅缝隙420中同样沉积了金属。栅缝隙420中的金属使不同层的栅极层402a互相连接，因此需要将栅缝隙420中的金属去除，仅保留栅极沟槽内的金属。
在该步骤，可以而后去除栅缝隙中的金属。去除栅缝隙中的金属的方法例如可以采用湿法刻蚀。
在图6D所示例的半导体结构的剖面图中，半导体结构400d4的栅缝隙420中不存在金属，仅在相邻的两个间隔层402b之间具有金属阻挡层412和金属。在两个间隔层402b之间的金属形成栅极层402a。
在一些实施例中，在半导体结构形成栅极层后，还在栅缝隙420内形成隔离层410，如图6E所示。刻蚀去除部分底部的隔离层410，使得衬底401的掺杂区域暴露出来，如图6F所示。填充导电材料，形成共源极导电接触407，如图6G所示。隔离层410的示例性材料可以是SiO2。形成隔离层410的方法例如可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法。
形成三维存储器的方法300避免了在栅极沟槽411中形成栅介质层402c，增大了在形成栅极层402a时栅极沟槽411的开口，有利于栅极层402a的填充，降低栅极层402a的阻值。由于相邻的栅极层402a之间不存在栅介质层402c，减少了相邻的栅极层402a间的介电常数，降低了栅极层402a间的电阻-电容延迟(RC delay)效应以及耦合效应。另外，形成三维存储器的方法300是在沟道孔403中形成栅介质层402c，降低了工艺难度，提高了栅介质层402c的台阶覆盖率以及负载效应(loading effect)。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (13)
1.一种三维存储器，包括：
衬底；
位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层；
沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔，所述沟道孔为圆柱形孔；以及
位于所述沟道孔内沿所述沟道孔的径向由外向内的方向依次设置的栅介质层和存储器层，其中所述栅介质层在所述沟道孔内是连续分布的；
设置于所述栅极层与所述栅介质层以及所述栅极层与所述间隔层之间的金属阻挡层，所述金属阻挡层与所述栅极层直接接触，且与所述栅介质层和所述间隔层分别直接接触。
2.根据权利要求1所述的三维存储器，其特征在于，所述栅介质层包括高介电常数介质层。
3.根据权利要求2所述的三维存储器，其特征在于，所述高介电常数介质层的介电常数大于或等于7。
4.根据权利要求2所述的三维存储器，其特征在于，所述栅介质层包括氧化铝层、氧化铪层和氮氧化硅层中的一种或多种。
5.根据权利要求1所述的三维存储器，其特征在于，所述金属阻挡层包括能够阻挡金属离子扩散并且具有导电性的材料层。
6.根据权利要求1所述的三维存储器，其特征在于，所述存储器层包括沿所述沟道孔的径向由外向内的方向依次设置的电荷阻挡层、电荷俘获层和隧穿层。
7.一种形成三维存储器的方法，包括以下步骤：
提供半导体结构，所述半导体结构包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的伪栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的伪栅极层和间隔层的沟道孔，所述沟道孔为圆柱形孔；
在所述沟道孔内依次形成栅介质层和存储器层，其中所述栅介质层在所述沟道孔内是连续分布的；以及
替换所述伪栅极层以形成栅极层；
其中，替换所述伪栅极层以形成栅极层的步骤包括：
去除所述伪栅极层以得到栅极沟槽；
在所述栅极沟槽内形成金属阻挡层；以及
在所述金属阻挡层内形成所述栅极层；
所述金属阻挡层与所述栅极层直接接触，且与所述栅介质层和所述间隔层分别直接接触。
8.根据权利要求7所述的形成三维存储器的方法，其特征在于，在所述栅介质层内形成存储器层之后，替换所述伪栅极层之前，所述方法还包括高温退火步骤。
9.根据权利要求7所述的形成三维存储器的方法，其特征在于，所述金属阻挡层包括能够阻挡金属离子扩散并且具有导电性的材料层。
10.根据权利要求7所述的形成三维存储器的方法，其特征在于，所述栅介质层包括高介电常数介质层。
11.根据权利要求10所述的形成三维存储器的方法，其特征在于，所述高介电常数介质层的介电常数大于或等于7。
12.根据权利要求10所述的形成三维存储器的方法，其特征在于，所述栅介质层包括氧化铝层、氧化铪层和氮氧化硅层中的一种或多种。
13.根据权利要求7所述的形成三维存储器的方法，其特征在于，所述存储器层包括沿所述沟道孔的径向由外向内的方向依次设置的电荷阻挡层、电荷俘获层和隧穿层。
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