CN107706189A - 3d nand闪存的接触窗形成方法和接触窗结构 - Google Patents

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Abstract

本发明涉及一种接触窗形成方法和接触窗结构，接触窗形成方法包括：提供衬底，在衬底表面沉积介质层；第一次刻蚀，形成第一接触孔洞；生长，在第一接触孔洞的底壁和侧壁生长非晶硅内墙；第二次刻蚀，形成第二接触孔洞，同时保证第二次刻蚀的方法对非晶硅和介质层的材料具有高度的选择比；激活，在非晶硅内墙进行高剂量离子注入，并退火；降阻，在激活后的非晶硅内墙的表面沉积IV副族金属，生成金属硅化物结构层；钨插塞‑化学机械抛光，形成第一接触窗和第二接触窗。本发明通过在外围电路接触窗的孔壁生长硅侧墙，保护了外围电路接触窗的孔壁的完整性，保证3D NAND闪存接触窗的可靠性以及IC电路的金属互联。

Description

3D NAND闪存的接触窗形成方法和接触窗结构
技术领域
本发明涉及半导体的制造工艺领域，特别涉及3D NAND闪存的接触窗形成方法和接触窗结构。
背景技术
3D NAND闪存的接触窗形成方法不同于传统的二维芯片制造中的接触窗形成方法，3D NAND闪存包括外围电路区域和核心存储区域，其接触窗不仅需要将外围电路区域中的器件引出互联，还需要将核心存储区域的存储单元通过钨引线引出，这就要求3D NAND闪存的接触窗形成方法需要进行两步或多步刻蚀工艺分别形成接触窗，才能将两种区域的器件单元做出引线引出。
但是两步或者多步刻蚀工艺带来的后果是，后一步进行的刻蚀会对先一步刻蚀生成的接触孔洞的孔壁造成损伤，这样就降低了电路的可靠性甚至影响电路的互联。
目前习惯采用多步刻蚀多步化学机械抛光(CMP)工艺避免以上问题，就是在完成每一步刻蚀后就对此步生成的接触孔洞进行钨插塞(W Plug)填充，直至完成一次化学机械抛光工艺。这种工艺流程保证了已经形成的接触窗的接触孔洞不会直接接触后面刻蚀过程中的气体环境，因此不会产生损伤，但是工艺流程过于复杂，工艺挑战大，而且成本高。
发明内容
本发明的目的是为解决以上问题的至少一个，本发明提供3D NAND闪存的接触窗形成方法和接触窗结构，该方法能够保护接触窗的接触孔洞槽壁并减少接触电阻。
根据本发明的一个方面提供一种3D NAND闪存的接触窗形成方法，该方法包括：
提供衬底，在衬底表面沉积介质层。
第一次刻蚀，形成贯穿介质层、并伸入衬底上部一定距离的第一接触孔洞；
生长，向第一接触孔洞内沉积非晶硅，使得第一接触孔洞内的底壁和侧壁生成非晶硅内墙，保证在沉积过程中，介质层表面不产生或仅产生厚度为4nm以下的微量非晶硅。
第二次刻蚀，保证第二次刻蚀的方法对非晶硅和介质层的材料具有高度的选择比，从而能够穿透介质层表面的微量非晶硅，在介质层内形成第二接触孔洞，同时不穿透非晶硅内墙。
激活，在非晶硅内墙进行高剂量离子注入，并退火。
降阻，在激活后的非晶硅内墙的表面沉积第IV副族金属，生成第IV副族金属硅化物结构层。
钨插塞-化学机械抛光，在第一接触孔洞和第二接触孔洞内进行钨沉积，并进行化学机械抛光，去除介质层表面沉积的微量非晶硅和钨沉积时沉积在介质层表面的微量钨，形成第一接触窗和第二接触窗。
其中，非晶硅内墙的厚度大于60埃且小于90埃，且位于第一接触孔洞侧壁的非晶硅内墙的顶端厚度和底端厚度的比值(S/C)大于85％。
其中，第一接触孔洞的底部的关键尺寸大于100nm，第一接触孔洞的顶部的关键尺寸大于150nm，且第一接触孔洞伸入衬底表面的距离大于90埃。
其中，介质层材料为二氧化硅。
其中，降阻步骤中，第IV副族金属为钛，，生成的第IV副族金属硅化物为硅化钛。
其中，生长步骤中，向第一接触孔洞内沉积非晶硅的方法为原子层淀积法。
其中，第一接触孔洞位于3D NAND闪存的外围电路区域，第二接触孔洞位于3DNAND闪存的核心存储区域，第二接触孔洞位于介质层内，并延伸至位于介质层内部的钨引线处，与钨引线连通。
其中，激活步骤中，注入的离子为磷离子或硼离子。
根据本发明的另一方面，提供一种接触窗结构，包括：
内部设有金属钨插塞的第一接触孔洞，第一接触孔洞位于3D NAND闪存的外围电路区域；以及内部设有金属钨插塞的第二接触孔洞，第二接触孔洞位于三维储存器的核心存储区域。
其中，第一接触孔洞的内壁贴设有非晶硅内墙层，非晶硅内墙层与内壁相对的一侧贴设有第IV副族金属硅化物结构层，第IV副族金属硅化物结构层的与非晶硅内墙层相对的一侧与对应设置的金属钨插塞的外周贴合；第二接触孔洞的内壁与对应设置的金属钨插塞的外周贴合。
本发明具有以下有益效果：
1.本发明在进行后一接触窗的接触孔洞刻蚀前，先于在先刻蚀形成的接触孔洞内壁生长非晶硅内墙，并选择对非晶硅和介质层材料具有高选择比的刻蚀方法，避免了在先刻蚀形成的接触孔洞的内壁的损伤，保证了3D NAND闪存接触窗的可靠性以及IC电路的金属互联。
2.非晶硅具有良好的导电性，并且与第IV副族金属形成电阻率极低的金属硅化物，能够使器件的接触电阻更小。
3.本发明无需进行回刻工艺，简单操作即可获得具有较小接触电阻的接触窗结构。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1和图2示出了传统工艺生成的接触窗的内壁结构；
图3示出了本实施方式的接触窗形成工艺的流程图；
图4a～4f示出了本实施方式的接触窗形成工艺的结构流程图；
图中，1.衬底，2.介质层，10.第一接触孔洞，20.第二接触孔洞，210.钨引线，11.非晶硅内墙，12第IV副族金属硅化物结构层。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
近年来，由于平面存储器的发展遭遇各种挑战，物理极限、显影技术极限以及存储电子密度极限等等，3D NAND闪存得到了重大发展，成为研发的主流方向。但是由于3D NAND闪存的结构特性，导致在衬底上多个区域均需生成接触窗进行电路互联，因此在工艺上需要在衬底的介质层上进行两步或多步刻蚀，这样导致进行后一步刻蚀时，对先刻蚀形成的接触窗的接触孔洞内壁进行破坏，具体如图1和图2所示。
基于以上问题，如图3所示，根据本发明的一个典型的实施方式，提供一种3D NAND闪存的接触窗形成方法。该形成方法具体包括以下步骤：
提供衬底，在衬底表面沉积介质层。
第一次刻蚀，形成贯穿介质层、并伸入衬底表面一定距离的第一接触孔洞。
生长，向第一接触孔洞内沉积非晶硅，使得第一接触孔洞内的底壁和侧壁生成非晶硅内墙，保证在沉积过程中，介质层表面不产生或仅产生厚度为4nm以下的微量非晶硅。
第二次刻蚀，保证第二次刻蚀的方法对非晶硅和介质层的材料具有高度的选择比，从而能够穿透介质层表面的微量非晶硅，在介质层内形成第二接触孔洞，同时不穿透非晶硅内墙；提供衬底，在衬底表面沉积介质层。
第一次刻蚀，形成贯穿介质层、并伸入衬底表面一定距离的第一接触孔洞。
生长，向第一接触孔洞内沉积非晶硅，使得第一接触孔洞内的底壁和侧壁生成非晶硅内墙，保证在沉积过程中，介质层表面不产生或仅产生厚度为4nm以下的微量非晶硅。
第二次刻蚀，保证第二次刻蚀的方法对非晶硅和介质层的材料具有高度的选择比，从而能够穿透介质层表面的微量非晶硅，在介质层内形成第二接触孔洞，同时不穿透非晶硅内墙。
激活，在非晶硅内墙进行高剂量离子注入，并退火。
降阻，在激活后的非晶硅内墙的表面沉积第IV副族金属，生成金属硅化物结构层，以及钨插塞-化学机械抛光，在第一接触孔洞和第二接触孔洞内进行钨沉积，并进行化学机械抛光，去除介质层表面沉积的微量非晶硅和钨沉积时沉积在介质层表面的微量钨，形成第一接触窗和第二接触窗。
下面将结合图4a～4f，通过具体实施例的方式，对本实施方式提供的技术方案进行具体的解释，其中图4a～4f为本申请的接触窗形成工艺的结构流程图，同时4a～4f中的每一图分别表示在对应步骤发生的结构变化。
如图4a所示，其对应图3的提供衬底和第一次刻蚀两个步骤。首先，提供衬底，然后在衬底上沉积介质层，然后在位于3D NAND闪存的外围电路区域的介质层2上沉积光刻胶，以光刻胶为掩膜进行刻蚀，形成第一接触孔洞10，第一接触孔洞10贯穿介质层2并延伸至衬底1的上部的一定距离处，在衬底的上部形成硅槽沟(Si Gouging)。
正常情况下，3D NAND闪存沿水平某一方向分为外围电路区域和核心存储区域，图中以虚线对两个进行区分，其中设置有钨引线210的区域表示为核心存储区域。需要说明的是，图中虚线仅作为对3D NAND闪存的外围电路区域和核心存储区域进行区分，不具备实际意义。
第一接触孔洞的底部的关键尺寸(Critical Dimension，简称CD)大于100nm，顶部的关键尺寸大于150nm，硅槽沟的深度大于90埃，能够保证后续步骤中非晶硅内墙的充分生长和金属钨的足量填充。
需要说明的是，3D NAND闪存的半导体衬底的材质，需根据应用具体选取，虽常用为硅，但在本申请中没有具体限制。另外，形成第一接触孔洞10的刻蚀方法，为常见干、湿法刻蚀中的一种，在本申请中同样不做限定。
如图4b所示，其对应图3的生长步骤，在第一接触孔洞10的内壁(包括底壁和侧壁)生长一层非晶硅内墙11。位于第一接触孔洞侧壁的非晶硅内墙的顶端厚度和底端厚度的比值(S/C)大于85％，生长的非晶硅内墙的厚度大于60埃且小于90埃，能够确保非晶硅内墙不会被第二次刻蚀穿透。
需要说明的是，在此步骤中，非晶硅的生长方法可以为传统的化学气相沉积法、等离子体增强化学气相沉积法和高密度等离子化学气相沉积法中的一种，也可以为原子层淀积法。本实施例中，非晶硅生长的方法为原子层淀积法，这也是本申请的非晶硅生长的优选方法。
如图4c所示，其对应图3的第二次刻蚀步骤，在核心存储区域的介质层2的表面再次沉积光刻胶，并以该光刻胶为掩膜，进行第二次刻蚀，形成第二接触孔洞20，第二接触孔洞20由介质层2的表面延伸至位于介质层2内部的钨引线210处，并与钨引线210连通。
由于生长步骤中，向第一接触孔洞沉积非晶硅时，经常不可避免地在介质层2的表面沉积微量的非晶硅，因此第二次刻蚀的刻蚀工艺，需对内墙和介质层的材料具有高选择比，也就是在微量非晶硅的沉积发生时，第二次刻蚀的工艺方法对介质层材料具有高刻蚀能力的同时，对内墙的材料具备微小的刻蚀能力，才能达到穿透沉积在介质层2表面的微量的非晶硅，形成第二接触孔这一技术效果，因此，第二刻蚀的工艺方法需根据内墙和介质层的材料，进行特殊选择。在本实施例中，内墙的材料为非晶硅，介质层材料为二氧化硅。
如图4d所示，其对应图3的再次激活步骤，非晶硅内墙生成后，需经过高剂量的磷离子或硼离子的注入，注入方向如图中箭头所示。此处的高剂量特指E9以上的剂量。离子注入后，需搭配退火工艺对注入损伤进行修复，并激活杂质，从而达到降低接触电阻的目的。
如图4e所示，其对应图3的降阻步骤，非晶硅具有良好的导电性能，并且极易与IVB副族金属形成金属硅化物，因此本发明在离子注入非晶硅内墙11后，用大束流密度的第IV副族金属离子注入硅，能够直接合成性能良好的第IV副族金属硅化物结构层12，该第IV副族金属硅化物结构层12的电阻率极低，导电性能好，可进一步降低器件的接触电阻，在一个具体的实施例中，第IV副族金属为钛，形成的结构层为硅化钛结构层。
如图4f所示，其对应图3的钨插塞-抛光步骤，形成金属硅化物结构层12后，在第一接触孔洞10和第二接触孔洞20内利用ALD法(化学气相沉积)进行金属钨的沉积，金属钨一方面沉积至外围电路接触孔洞和核心存储接触孔洞内，形成接触窗，另一方面沉积在介质层2表面，形成的微量的钨沉积层，使用化学机械抛光法将该沉积层和生长步骤中沉积的微量非晶硅全部磨去，使得介质层2的表面无杂质沉积，实现良好的结构化和平面化。
此外，本申请还提供一种接触窗结构，具体再如图4f所示，该接触窗结构包括内部设有金属钨插塞的第一接触孔洞10，第一接触孔洞10位于3D NAND闪存的外围电路区域；以及内部设有金属钨插塞的第二接触孔洞20，第二接触孔洞20位于三维储存器的核心存储区域。
其中，第一接触孔洞10的内壁贴设有非晶硅内墙层11，非晶硅内墙层11与内壁相对的一侧贴设有金属硅化物结构层12，金属硅化物结构层12的与非晶硅内墙层11相对的一侧与内部的金属钨插塞的外周贴合；第二接触孔洞的内壁与内部的金属钨插塞的外周贴合。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1. 3D NAND闪存的接触窗形成方法，其特征在于，所述方法包括：
提供衬底，在衬底表面沉积介质层；
第一次刻蚀，形成贯穿介质层、并伸入衬底上部一定距离的第一接触孔洞；
生长，向第一接触孔洞内沉积非晶硅，使得第一接触孔洞内的底壁和侧壁生成非晶硅内墙，保证在沉积非晶硅过程中，介质层表面不产生或仅产生厚度为4nm以下的多余非晶硅；
第二次刻蚀，保证第二次刻蚀的方法对非晶硅和介质层的材料具有高度的选择比，从而能够穿透介质层表面的微量非晶硅，并在介质层内部形成第二接触孔洞，同时不穿透非晶硅内墙；
激活，在非晶硅内墙进行高剂量离子注入，并退火；
降阻，在激活后的非晶硅内墙的表面沉积第IV副族金属，生成第IV副族金属硅化物结构层；以及
钨插塞-化学机械抛光，在第一接触孔洞和第二接触孔洞内沉积钨，并进行化学机械抛光，去除介质层表面沉积的微量非晶硅和钨，形成第一接触窗和第二接触窗。
2.如权利要求1所述的接触窗形成方法，其特征在于，
非晶硅内墙的厚度大于60埃且小于90埃，且位于第一接触孔洞侧壁的非晶硅内墙的顶端厚度和底端厚度的比值(S/C)大于75％。
3.如权利要求1所述的接触窗形成方法，其特征在于，
第一接触孔洞的底部的关键尺寸大于100nm，第一接触孔洞的的顶部关键尺寸大于150nm，且第一接触孔洞伸入衬底表面的距离大于90埃。
4.如权利要求1所述的接触窗形成方法，其特征在于，
降阻步骤中，第IV副族金属为钛，生成的第IV副族金属硅化物为硅化钛。
5.如权利要求1所述的接触窗形成方法，其特征在于，
生长步骤中，向第一接触孔洞内沉积非晶硅的方法为原子层淀积法。
6.如权利要求1所述的接触窗形成方法，其特征在于，
介质层的材料为二氧化硅。
7.如权利要求1所述的接触窗形成方法，其特征在于，
激活步骤中，高剂量注入的离子为磷离子或硼离子。
8.如权利要求1所述的接触窗形成方法，其特征在于，
第一接触孔洞位于3D NAND闪存的外围电路区域，第二接触孔洞位于3DNAND闪存的核心存储区域，第二接触孔洞位于介质层的内部，并与位于介质层内部的钨引线连通。
9.接触窗结构，其特征在于，包括：
内部设有金属钨插塞的所述第一接触孔洞，所述第一接触孔洞位于所述3DNAND闪存的外围电路区域；以及
内部设有金属钨插塞的所述第二接触孔洞，所述第二接触孔洞位于所述三维储存器的核心存储区域；
其中，所述第一接触孔洞的内壁贴设有非晶硅内墙层，所述非晶硅内墙层与所述内壁相对的一侧贴设有第IV副族金属硅化物结构层，所述第IV副族金属硅化物结构层的与所述非晶硅内墙层相对的一侧与对应设置的金属钨插塞的外周贴合；所述第二接触孔洞的内壁与对应设置的金属钨插塞的外周贴合。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556334A (zh) * 2018-05-31 2019-12-10 台湾积体电路制造股份有限公司 用于半导体处理的方法以及半导体结构
CN111477631A (zh) * 2020-04-23 2020-07-31 长江存储科技有限责任公司 一种三维存储器及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719502A (zh) * 2008-10-09 2010-06-02 三星电子株式会社 垂直型半导体器件及其制造方法
WO2016085572A1 (en) * 2014-11-25 2016-06-02 SanDisk Technologies, Inc. Memory device containing stress-tunable control gate electrodes
CN106206594A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 半导体器件及其制造方法
US9728547B1 (en) * 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719502A (zh) * 2008-10-09 2010-06-02 三星电子株式会社 垂直型半导体器件及其制造方法
WO2016085572A1 (en) * 2014-11-25 2016-06-02 SanDisk Technologies, Inc. Memory device containing stress-tunable control gate electrodes
CN106206594A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 半导体器件及其制造方法
US9728547B1 (en) * 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556334A (zh) * 2018-05-31 2019-12-10 台湾积体电路制造股份有限公司 用于半导体处理的方法以及半导体结构
US11183424B2 (en) 2018-05-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
CN110556334B (zh) * 2018-05-31 2022-08-23 台湾积体电路制造股份有限公司 用于半导体处理的方法以及半导体结构
CN111477631A (zh) * 2020-04-23 2020-07-31 长江存储科技有限责任公司 一种三维存储器及其制造方法

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