CN208655659U - 晶体管及集成电路存储器 - Google Patents

Abstract

本实用新型涉及集成电路领域，提供了一种晶体管和一种集成电路存储器。所提供的晶体管包括形成有栅极沟槽和源/漏区的衬底，栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，其中沿栅极沟槽的底壁向衬底的表面延伸的方向，第一栅极层的功函数逐渐降低，与功函数均一的埋置栅极相比，本实用新型提供的晶体管在工作时，与源/漏区交叠处的电场强度较小，电荷由源/漏区注入沟道区的势垒降低，有助于加快晶体管的开启速度，降低GIDL电流。本实用新型提供的集成电路存储器包括上述晶体管，所述集成电路存储器例如是DRAM阵列，通过降低GIDL电流，有利于提升DRAM阵列的可靠性。

Description

晶体管及集成电路存储器

技术领域

本实用新型涉及集成电路领域，特别涉及晶体管及集成电路存储器。

背景技术

金属氧化物半导体(Metal oxide semiconductor，简称MOS)晶体管是集成电路制造中的重要元件，通常将MOS晶体管形成在衬底上，MOS晶体管包括栅电极，在栅电极的两侧衬底中通过注入形成源极区和漏极区，通过控制施加在栅电极上的电压以控制流经源极区和漏极区之间的电流。

MOS晶体管可用于形成存储器，例如用作动态随机存取存储器(Dynamic randomaccess memory，简称DRAM)的存取晶体管，其中栅电极连接至字线，源极区连接至位线，而漏极区连接至存储电容器，所述存储电容器通常用于存储代表存储信息的电荷。

目前DRAM的存取晶体管通常采用埋入式字线(Buried wordline，简称BW)的方式，但制作BW容易产生栅致漏极泄露(Gate-induced drain leakage，简称GIDL)电流，即在漏极区施加电压时，漏极区的PN结反偏，由电热能产生的富余的空穴-电子对来不及复合即被电场驱动而产生漏电的现象。为了降低GIDL电流，现有工艺采用了将栅极材料(例如W和TiN) 交互蚀刻以形成Ω形状的方法，制作难度较大，并且所形成的栅电极功函数较大，导致存取晶体管的开启速度较慢。

实用新型内容

针对现有DRAM的存取晶体管的栅电极制作难度较大以及存取晶体管的开启速度较慢的问题，本实用新型提供了晶体管及集成电路存储器，不需要对栅极材料进行交互蚀刻，并且可以降低GIDL电流以及提高所述晶体管的开启速度。

根据本实用新型的一个方面，提供了一种晶体管，包括：衬底，所述衬底中形成有栅极沟槽以及从所述栅极沟槽的两侧延伸到所述衬底的表面的源/漏区；所述栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽；所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。

可选的，所述栅极沟槽的侧壁包括相对的第一侧壁和第二侧壁，所述第一栅极层包括分别覆盖于所述第一侧壁、所述第二侧壁以及所述底壁的第一导电段、第二导电段以及第三导电段，所述第三导电段的功函数大于所述第一导电段和所述第二导电段的功函数。

可选的，所述第三导电段的功函数在3eV～6eV范围，所述第一导电段和所述第二导电段的功函数在1eV～3eV范围。

可选的，在所述栅极沟槽的深度方向上，所述第一导电段和/或所述第二导电段的高度范围为10nm～50nm，所述第三导电段的高度范围为 40nm～130nm。

可选的，所述晶体管还包括介质层，所述介质层位于所述第一栅极层和所述第二栅极层上方并填满所述栅极沟槽。

根据本实用新型的另一方面，本实用新型还提供一种集成电路存储器，包括上述晶体管。

本实用新型提供的晶体管中，形成于衬底中的栅极沟槽填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽，所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。所述晶体管中，相对靠近衬底表面的第一栅极层部分的功函数较低，从而在晶体管工作时，与源/漏区交叠处的电场强度较小，电荷由源/漏区注入沟道区的势垒降低，有助于加快晶体管的开启速度，降低GIDL电流。

本实用新型提供的集成电路存储器包括上述晶体管，具有与上述晶体管相同或类似的优点，所述集成电路存储器例如是DRAM阵列，通过降低 GIDL电流，有利于提升DRAM阵列的可靠性。

附图说明

图1是一种晶体管的剖面示意图。

图2是本实用新型实施例的晶体管的形成方法的流程示意图。

图3(a)至图3(i)是利用本实用新型实施例的晶体管的形成方法工艺过程中的剖面示意图。

图4是本实用新型实施例的晶体管的等效电路示意图。

附图标记说明：

100、200-晶体管；

101、201-衬底； 110、210-栅极沟槽；

210a-底壁；

210b-第一侧壁； 210c-第二侧壁；

102、202-栅极介质层；

103、220-第一栅极层； 104、230-第二栅极层；

203-垫氧化层； 204-硬掩模层；

205-第三导电材料层； 2051-第三导电段；

206-第二栅极底部材料层； 2061-第二栅极底部段；

207-第一导电材料层；

2071-第一导电段； 2072-第二导电段；

208-第二栅极顶部材料层； 2081-第二栅极顶部段；

105、209-介质层。

具体实施方式

以下结合附图和具体实施例对本实用新型的晶体管及集成电路存储器作进一步详细说明。根据下面的说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。应该理解，在以下的描述中，当层、区域、图案或结构被称作在衬底、层、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

图1是一种晶体管的剖面示意图。如图1所示，晶体管100包括衬底 101，在衬底101中形成有栅极沟槽110，栅极介质层102沿栅极沟槽110 的内表面形成，第一栅极层103和第二栅极层104依次叠加于栅极介质层 102的表面，介质层105覆盖第一栅极层103和第二栅极层104并填满栅极沟槽110。

上述晶体管100在栅极沟槽110的两侧还形成有源/漏区120，以作为晶体管100的源极S和漏极D，晶体管100的沟道区为如图1所示的S-D 沟道区。为了降低晶体管100工作时的GIDL电流，通常第二栅极层104 和第一栅极层103的上表面利用交互蚀刻的方法形成了Ω形状，但是形成这种Ω形状的难度较大，例如较难控制第二栅极层104和第一栅极层103的上表面的高度差。此外，通常第一栅极层103和第二栅极层104分别由均质的导电材料形成，在工作状态下，第一栅极层103和S-D沟道区之间形成的电场E较为均匀，在源/漏区120与第一栅极层103纵向交叠的区域 (即在栅极沟槽110的深度方向上，源/漏区120与第一栅极层103的重叠范围)，由源/漏区120注入S-D沟道区的电荷的注入势垒较大，使得晶体管的启动电压较大，开启速度较慢。

为了降低晶体管的制作难度，同时降低GIDL电流以及提高开启速度，本实用新型提供了一种晶体管及一种集成电路存储器。图2是本实用新型实施例的晶体管的形成方法的流程示意图。

参照图2，本实用新型实施例的晶体管的形成方法包括以下步骤：

S1：提供衬底，所述衬底中形成有栅极沟槽；

S2：依次形成栅极介质层、第一栅极层和第二栅极层于所述栅极沟槽中，所述栅极介质层保形地覆盖所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽，所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，从所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低；

S3：形成介质层，所述介质层填满所述栅极沟槽；

S4：形成源/漏区，所述源/漏区从所述栅极沟槽的两侧延伸到所述衬底的表面。

图3(a)至图3(i)是利用本实用新型实施例晶体管的形成方法工艺过程中的剖面示意图。以下首先结合图2和图3(a)至图3(i)对本实用新型实施例的晶体管的形成方法作进一步说明。

参照图3(a)，首先执行步骤S1，提供衬底201，衬底201中形成有栅极沟槽210。

具体的，衬底201的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。衬底201还可以根据设计需求注入一定的掺杂粒子以改变电学参数。

图3(a)示出了本实用新型实施例的形成有栅极沟槽210的衬底201，通过实施一次或多次刻蚀可图案化衬底201以形成栅极沟槽210。作为一个示例，在形成栅极沟槽210前，在衬底201表面可先沉积垫氧化层203 以及硬掩模层204，然后在硬掩模层204的上表面旋涂一层光刻胶，之后借助掩模版进行曝光显影工艺，将栅极沟槽210区域的光刻胶打开，接着利用具有开口图案的光刻胶为掩模向下刻蚀，刻蚀方法例如是等离子体干法蚀刻，将栅极沟槽210区域的硬掩模层204和垫氧化层203蚀刻出开口，接着以具有开口图案的硬掩模层204和垫氧化层203为掩模，继续蚀刻衬底201，从而在衬底201中形成栅极沟槽210。垫氧化层203的材料例如是氧化硅，硬掩模层204的材料例如是氮化硅。硬掩模层204和垫氧化层203 的形成方法例如是化学气相沉积(CVD)，但不限于此，关于硬掩模层204、垫氧化层203以及下文中各个单一膜层的沉积和刻蚀方法均可以参照公开技术实施。

本实用新型实施例中，栅极沟槽210可用于在其内部形成晶体管的栅极，相应的，在栅极沟槽210的侧壁内的衬底201中可形成晶体管的源/漏极区。此外，衬底201中还可形成用作浅沟槽隔离(STI)的沟槽。为了清楚起见，图3(a)仅示出了一个用作形成晶体管的栅极的栅极沟槽210。栅极沟槽210的深度范围约100nm至400nm。

接下来执行步骤S2。具体的，本实施例中，步骤S2可以通过执行以下第一步骤至第三步骤完成。

参照图3(b)，执行第一步骤，形成栅极介质层202，栅极介质层202 保形地覆盖栅极沟槽210的底壁和侧壁。此处“保形地覆盖”指的是沿所覆盖表面顺应性地沉积而成，也可称为共形(conformal)覆盖。

具体地，栅极介质层202可包括厚度为至的二氧化硅层。栅极介质层202可以通过诸如在包括氧化物、水蒸气、一氧化氮或它们的组合的环境中的湿或干热氧化的氧化工艺，或者通过在包括氧气、水蒸气、一氧化氮或它们的组合的环境中的原位蒸汽生成(In-situ steam generation，简称ISSG)工艺，或者通过使用正硅酸乙酯(TEOS)和氧气作为前驱体的化学汽相沉积(CVD)技术形成。栅极介质层202也可包括高k介电材料。在形成栅极介质层202之前可沿着栅极沟槽210的内表面通过注入形成衬底201中的沟道区，所注入离子的类型可以根据要形成的晶体管的类型选择。

在形成栅极介质层202后，参照图3(c)和图3(d)，执行第二步骤，形成第三导电段2051和第二栅极底部段2061，第三导电段2051间隔栅极介质层202覆盖栅极沟槽210的底壁210a，第二栅极底部段2061填充于第三导电段2051围成的空间。

在本实用新型的一些实施例中，形成第三导电段2051和第二栅极底部段2061的方法进一步可包括以下步骤。

首先，参照图3(c)，在栅极沟槽210中依次形成第三导电材料层205 和第二栅极底部材料层206，其中，第三导电材料层205保形地覆盖栅极介质层202。第二栅极底部材料层206覆盖第三导电材料层205并填满栅极沟槽210。

本实用新型实施例中，第三导电材料层205和第二栅极底部材料层206 可以选自诸如金属(例如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如氮化钛、氮化钽)、掺杂多晶硅的导电材料、其他导电材料中的材料或者它们的组合。第三导电材料层205优选包括功函数较高的导电材料，本实施例中，第三导电材料层205例如包括厚度范围为至的氮化钛层，氮化钛 (TiN)的功函数约为4.7eV，第二栅极底部材料层206的材质例如包括钨。

然后，参照图3(d)，回刻蚀第三导电材料层205和第二栅极底部材料层206，以形成第三导电段2051以及第二栅极底部段2061。在回刻蚀之前，也可以利用化学机械研磨(CMP)工艺去除硬掩模层204上方的第三导电材料层205和第二栅极底部材料层206。通过选择适合的回刻蚀工艺，栅极沟槽210内的第三导电段2051以及第二栅极底部段2061的上表面可基本齐平。从栅极沟槽210的深度方向来看，第二栅极底部段2061的高度范围约40nm至130nm。

通过上述步骤，沿栅极沟槽210的底壁210a形成了依次叠加的栅极介质层202、第三导电段2051以及第二栅极底部段2061，并且，第三导电段 2051优选为功函数较高的导电材料，以利于减小晶体管的位于栅极沟槽 210底壁210a下方的沟道区的漏电流。

接下来参照图3(e)和图3(h)，执行第三步骤，形成第一导电段2071、第二导电段2072和第二栅极顶部段2081，第一导电段2071间隔栅极介质层202覆盖栅极沟槽210的第一侧壁210b并与第三导电段2051连接，第二导电段2072间隔栅极介质层202覆盖栅极沟槽210的第二侧壁210c并与第三导电段2051连接，第二栅极顶部段2081覆盖第二栅极底部段2061并填充于第一导电段2071和第二导电段2072之间。

在本实用新型的一些实施例中，形成第一导电段2071、第二导电段 2072和第二栅极顶部段2081的方法进一步可包括以下步骤。

首先，参照图3(e)，形成第一导电材料层207，第一导电材料层207 覆盖被暴露的栅极介质层202、第三导电段2051和第二栅极底部段2061。

第一导电材料层207优选采用与第三导电材料层205相比功函数较小的导电材料。例如，在一些实施例中，可选择功函数在3eV至6eV范围内的导电材料以形成第三导电材料层205，而选择功函数在1eV至3eV范围内的导电材料以形成第一导电材料层207。本实施例中，第一导电材料层 207例如包括厚度为至的掺杂多晶硅层，所述掺杂多晶硅层中可包括例如磷、砷、硼、铟等掺杂剂。

接着，参照图3(f)，各向异性刻蚀第一导电材料层207，以去除位于第二栅极底部段2061表面的第一导电材料层207。例如，用垂直于第二栅极底部段2061表面的干法刻蚀去除部分第一导电材料层207，剩余的第一导电材料层207位于栅极沟槽210间隔栅极介质层202覆盖栅极沟槽210 的侧壁。

然后，参照图3(g)，形成第二栅极顶部材料层208，第二栅极顶部材料层208填满栅极沟槽210。第二栅极顶部材料层208的材质例如包括钨。

最后，参照图3(h)，回刻蚀第一导电材料层207和第二栅极顶部材料层208，以形成第一导电段2071、第二导电段2072以及第二栅极顶部段 2081。本实施例中，第一导电段2071和第二导电段2072均属于回刻蚀后剩余的第一导电材料层207，因而二者包括相同的材料(例如掺杂多晶硅)。为了清楚起见，将第一导电段2071覆盖的栅极沟槽210的部分侧壁作为第一侧壁210b，将第二导电段2072覆盖的栅极沟槽210的部分侧壁作为第二侧壁210c。通过选择适合的回刻蚀工艺，栅极沟槽210内的第一导电段 2071、第二导电段2072以及位于它们之间的第二栅极顶部段2081的上表面基本齐平。在一些实施例中，在回刻蚀之前，可以利用化学机械研磨 (CMP)工艺去除硬掩模层204上方的第一导电材料层207和第二栅极顶部材料层208。在栅极沟槽210的深度方向，第二栅极顶部段2081的高度范围约10nm至50nm。

上述在栅极沟槽210的内表面上形成的依次连接的第一导电段2071、第三导电段2051和第二导电段2072可以作为晶体管的第一栅极层220，覆盖第一栅极层220并叠加填充于栅极沟槽210内的第二栅极底部段2061 和第二栅极顶部段2081可以作为晶体管的第二栅极层230。第一栅极层220 和第二栅极层230的高度与要形成的晶体管的源/漏区深度有关，考虑到晶体管的正常工作，需使得在栅极沟槽210的深度方向上，第一栅极层220 和第二栅极层230与源/漏区至少部分空间重叠。

在本实用新型的另一些实施例中，上述第一步骤至第三步骤可以执行两次或大于两次，从而使在栅极沟槽210内形成的第一栅极层包括依次连接的三个以上的具有不同功函数的导电段，并且，沿栅极沟槽210的底壁向衬底201的表面延伸的方向，第一栅极层的功函数逐渐降低。

本实施例中，第一栅极层220和第二栅极层230并未填满栅极沟槽210，进一步的，参照图3(h)，本实用新型实施例的晶体管的形成方法还可包括步骤S3：形成介质层209，以填满栅极沟槽210。具体的，可利用例如CVD 工艺，在第一栅极层220以及第二栅极顶部段2081的表面沉积介质层209 并使其填充栅极沟槽210的未填充的部分。介质层209可包括氮化硅、氧化硅、氮氧化硅、其他绝缘材料或者它们的组合。

参照图3(i)，在填充栅极沟槽210并形成晶体管的埋置栅极(包括第一栅极层220和第二栅极层230)之后，本实用新型实施例的晶体管的形成方法还包括步骤S4：形成源/漏区240，所述源/漏区240从栅极沟槽 240的两侧延伸到衬底201的表面。位于栅极沟槽240两侧的两个源/漏区 240可分别作为晶体管200的源极和漏极。源/漏区240可以通过在栅极沟槽210的两侧衬底201中进行注入N型或P型掺杂剂形成。在离子注入之前，可利用如CMP工艺将衬底201表面的介质层209部分以及硬掩模层 204去除，并且在形成源/漏区240之后，去除垫氧化层203。

本实用新型实施例还包括一种晶体管。参照图3(i)，晶体管200包括：衬底201，衬底201形成有栅极沟槽210，在栅极沟槽210的侧壁内的衬底201中形成有源/漏区240；栅极沟槽210中填充有栅极介质层202、第一栅极层220和第二栅极层230，栅极介质层202保形地覆盖栅极沟槽 210的底壁和侧壁，第二栅极层230填充栅极沟槽210；第一栅极层220位于栅极介质层202和第二栅极层230之间，并且，沿栅极沟槽210的底壁向衬底201的表面延伸的方向，第一栅极层220的功函数逐渐降低。本实用新型实施例中，为了不影响晶体管的功能，在栅极沟槽210的深度方向上第二栅极层230与源/漏区240的至少部分空间重叠。

进一步的，参照图3(h)，栅极沟槽210的侧壁包括相对的第一侧壁210b和第二侧壁210c，第一栅极层220包括分别覆盖于第一侧壁210b、第二侧壁210c以及底壁210a的第一导电段2071、第二导电段2072以及第三导电段2051，并且第三导电段2051的功函数大于第一导电段2072和第二导电段2072的功函数。例如，在一些实施例中，第三导电段2051的功函数在3eV～6eV范围，第一导电段2072和第二导电段2072的功函数在 1eV～3eV范围，使得第三导电段2051的功函数既大于第一导电段2072的功函数，也大于第二导电段2072的功函数。

此外，在一些实施例中，第一导电段2071和/或第二导电段2072也可以进一步包括多种具有不同功函数的导电材料，并且，沿栅极沟槽210的底壁向衬底201的表面延伸的方向，第一导电段2071和/或第二导电段2072 的功函数逐渐降低。此外，晶体管200还可包括位于第一栅极层220和第二栅极层230上方并填满栅极沟槽210的介质层209。

上述晶体管200的沟道区位于第一栅极层220和第二栅极层230覆盖的栅极沟槽210下方的区域。图4是本实用新型实施例的晶体管的等效电路示意图。参照图4，本实用新型实施例中，沟道区(虚线表示沟道内的电流路径)包括依次连接的S1->D1区域、S2->D2区域和S3->D3区域。并且，对应于S1-D1区域和S3-D3区域的部分第一栅极层(即第一导电段2071和第二导电段2072)的功函数小于对应于S2-D2区域的部分第一栅极层(即第三导电段2051)的功函数。图4是本实用新型实施例的栅极结构在示例性存取晶体管中的等效电路示意图。参照图4，晶体管200可以看作是由分别与上述三个沟道区域(S1->D1、S2->D2和S3->D3)对应的三个子晶体管联接而成。

在另一些实施例中，第一栅极层可以包括三种以上的不同的导电材料、并且其功函数沿沿栅极沟槽的底壁向衬底的表面延伸的方向逐步减小，则所述晶体管也可以看作由三个以上的子晶体管联接而成，其中，相对靠近栅极沟槽底壁的子晶体管与第一栅极层之间的势垒较大，所形成的电场的电场强度较大，而相对远离沟槽底壁的子晶体管与第一栅极层之间的势垒较小，所形成的电场的电场强度较小。如此设置有利于提高晶体管的开启速度，并且降低GIDL电流。上述晶体管可通过本实用新型实施例提供的形成方法制作，不需要进行严格地工艺控制以形成特定的栅极材料的表面 (如Ω形状)，因此制作难度较低。

本实用新型实施例还提供一种包括上述晶体管的集成电路存储器。所述集成电路存储器例如是DRAM阵列，DRAM阵列具有多个存储单元，其中部分或全部的存储单元的存取晶体管可以具有上述晶体管的特征。 DRAM阵列在栅极沟槽上方可形成金属互连结构以及位于所述金属互连结构中的字线，而第一栅极层和第二栅极层可以与所述字线连接，DRAM阵列还可以包括位于所述金属互连结构中的位线以及将所述位线电连接至下面的存取晶体管的源/漏区中的一个的位线接触，所述存取晶体管的源/漏区的另一个通过存储节点接触电连接至存储节点，所述存储节点例如是金属绝缘体金属电容器、平面电容器、U型电容器、垂直电容器、水平电容器、非电容器存储结构等。上述晶体管中，第一栅极层沿栅极沟槽的底壁向衬底的表面延伸的方向，其功函数逐渐降低，有利于提高晶体管的开启速度，降低GIDL电流，从而有利于提升集成电路存储器的可靠性。

需要说明的是，本说明书中的实施例采用递进的方式描述，每个实施例重点说明的都是与前述实施例的不同之处，各个实施例之间相同和相似的地方互相参见即可。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型权利范围的任何限定，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims (6)

1.一种晶体管，其特征在于，包括：

衬底，所述衬底中形成有栅极沟槽以及从所述栅极沟槽的两侧延伸到所述衬底的表面的源/漏区；

所述栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽；

所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。

2.如权利要求1所述的晶体管，其特征在于，所述栅极沟槽的侧壁包括相对的第一侧壁和第二侧壁，所述第一栅极层包括分别覆盖于所述第一侧壁、所述第二侧壁以及所述底壁的第一导电段、第二导电段以及第三导电段，所述第三导电段的功函数大于所述第一导电段和所述第二导电段的功函数。

3.如权利要求2所述的晶体管，其特征在于，所述第三导电段的功函数在3eV～6eV范围，所述第一导电段和所述第二导电段的功函数在1eV～3eV范围。

4.如权利要求2所述的晶体管，其特征在于，在所述栅极沟槽的深度方向上，所述第一导电段和/或所述第二导电段的高度范围为10nm～50nm，所述第三导电段的高度范围为40nm～130nm。

5.如权利要求1所述的晶体管，其特征在于，所述晶体管还包括介质层，所述介质层位于所述第一栅极层和所述第二栅极层上方并填满所述栅极沟槽。

6.一种集成电路存储器，其特征在于，包括如权利要求1至5任一项所述的晶体管。