JP2000031427A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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- H01L29/945—Trench capacitors
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 レンチ側壁における表面の粗さが抑えられる
ようにしたトレンチキャパシタを提供する。 【解決手段】 トレンチキャパシタにおいて、トレンチ
下部にエピタキシャル層が設けられている。このエピタ
キシャル層は、トレンチキャパシタの埋め込みプレート
として用いられる。さらに拡散領域によりトレンチ下部
が取り囲まれており、これによってエピタキシャル層の
ドーパント濃度が高められる。拡散領域は、気相ドーピ
ング、プラズマドーピング、あるいはプラズマ浸漬イオ
ンインプランテーションにより形成される。
ようにしたトレンチキャパシタを提供する。 【解決手段】 トレンチキャパシタにおいて、トレンチ
下部にエピタキシャル層が設けられている。このエピタ
キシャル層は、トレンチキャパシタの埋め込みプレート
として用いられる。さらに拡散領域によりトレンチ下部
が取り囲まれており、これによってエピタキシャル層の
ドーパント濃度が高められる。拡散領域は、気相ドーピ
ング、プラズマドーピング、あるいはプラズマ浸漬イオ
ンインプランテーションにより形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関する。
関する。
【０００２】
【従来の技術】集積回路（ＩＣ）またはチップにおいて
は、電荷蓄積の目的でキャパシタが用いられる。電荷蓄
積用のキャパシタを用いるＩＣの実例は、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）チップなどのメモ
リＩＣである。キャパシタにおける電荷のレベル（”
０”または”１”）により、データのビットが表され
る。
は、電荷蓄積の目的でキャパシタが用いられる。電荷蓄
積用のキャパシタを用いるＩＣの実例は、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）チップなどのメモ
リＩＣである。キャパシタにおける電荷のレベル（”
０”または”１”）により、データのビットが表され
る。
【０００３】ＤＲＡＭチップは、行と列で相互に接続さ
れたメモリセルアレイを有している。典型的には、行と
列の接続ラインは、それぞれワードラインおよびビット
ラインと呼ばれる。メモリセルからのデータの読み出し
あるいはメモリセルへのデータの書き込みは、適切なワ
ードラインとビットラインの活性化により達成される。
れたメモリセルアレイを有している。典型的には、行と
列の接続ラインは、それぞれワードラインおよびビット
ラインと呼ばれる。メモリセルからのデータの読み出し
あるいはメモリセルへのデータの書き込みは、適切なワ
ードラインとビットラインの活性化により達成される。
【０００４】典型的にはＤＲＡＭメモリセルは、キャパ
シタと接続された１つのトランジスタを有している。こ
の場合、トランジスタはチャネルにより分離された２つ
の拡散領域を有しており、そのチャネルの上にゲートが
配置されている。拡散領域間の電流の方向に依存して、
一方をドレインと呼び、他方をソースと呼ぶ。ここでは
用語”ドレイン”および”ソース”は、拡散領域を指す
ために入れ替え可能に使用される。ゲートはワードライ
ンと結合されており、一方の拡散領域はビットラインと
結合されており、他方の拡散領域はキャパシタと結合さ
れている。
シタと接続された１つのトランジスタを有している。こ
の場合、トランジスタはチャネルにより分離された２つ
の拡散領域を有しており、そのチャネルの上にゲートが
配置されている。拡散領域間の電流の方向に依存して、
一方をドレインと呼び、他方をソースと呼ぶ。ここでは
用語”ドレイン”および”ソース”は、拡散領域を指す
ために入れ替え可能に使用される。ゲートはワードライ
ンと結合されており、一方の拡散領域はビットラインと
結合されており、他方の拡散領域はキャパシタと結合さ
れている。
【０００５】適切な電圧がゲートスイッチに加わるとト
ランジスタが”オン”となり、これにより各拡散領域間
のチャネルに電流を流すことができ、キャパシタとビッ
トラインとの接続が形成される。この接続に対しトラン
ジスタのスイッチオフにより、チャネルに電流が流れな
いようになる。
ランジスタが”オン”となり、これにより各拡散領域間
のチャネルに電流を流すことができ、キャパシタとビッ
トラインとの接続が形成される。この接続に対しトラン
ジスタのスイッチオフにより、チャネルに電流が流れな
いようになる。
【０００６】ＤＲＡＭに一般に用いられるキャパシタの
１つのタイプは、トレンチキャパシタである。トレンチ
キャパシタは、基板内に形成される３次元構造である。
典型的にはトレンチキャパシタは、基板中にエッチング
された深い溝を有している。トレンチはたとえば、ｎ形
にドーピングされたポリシリコンによって充填される。
ドーピングされたポリシリコンは、キャパシタの一方の
電極として用いられる（”ストレージノード、storage
node”と称する）。ｎ形にドーピングされた領域により
トレンチ下部が取り囲まれ、これは第２の電極として用
いられる。このドーピング領域は”埋め込みプレート
（buried plate）”と呼ばれる。さらにノード誘電体に
よって、埋め込みプレートとストレージノードとが分離
される。
１つのタイプは、トレンチキャパシタである。トレンチ
キャパシタは、基板内に形成される３次元構造である。
典型的にはトレンチキャパシタは、基板中にエッチング
された深い溝を有している。トレンチはたとえば、ｎ形
にドーピングされたポリシリコンによって充填される。
ドーピングされたポリシリコンは、キャパシタの一方の
電極として用いられる（”ストレージノード、storage
node”と称する）。ｎ形にドーピングされた領域により
トレンチ下部が取り囲まれ、これは第２の電極として用
いられる。このドーピング領域は”埋め込みプレート
（buried plate）”と呼ばれる。さらにノード誘電体に
よって、埋め込みプレートとストレージノードとが分離
される。
【０００７】埋め込みプレートを形成する慣用の技術と
して、トレンチ下部を取り囲む基板領域へドーパントを
外方拡散させることが挙げられる。ドーパントソースは
典型的には、ｎ形にドーピングされたケイ酸塩ガラスた
とえばヒ素によりドーピングされたケイ酸塩ガラス（Ａ
ＳＧ）により与えられる。
して、トレンチ下部を取り囲む基板領域へドーパントを
外方拡散させることが挙げられる。ドーパントソースは
典型的には、ｎ形にドーピングされたケイ酸塩ガラスた
とえばヒ素によりドーピングされたケイ酸塩ガラス（Ａ
ＳＧ）により与えられる。
【０００８】埋め込みプレート形成後、ノード誘電体が
デポジットされ、トレンチ側壁が裏打ちされてライナが
形成される。しかし、埋め込みプレートを形成するため
の慣用の技術によって、かなり粗い表面を有するトレン
チ側壁が生じてしまう。トレンチ側壁の粗い表面によ
り、ノード誘電体の品質が低下し、歩留まりに悪影響が
及ぼされることになる。
デポジットされ、トレンチ側壁が裏打ちされてライナが
形成される。しかし、埋め込みプレートを形成するため
の慣用の技術によって、かなり粗い表面を有するトレン
チ側壁が生じてしまう。トレンチ側壁の粗い表面によ
り、ノード誘電体の品質が低下し、歩留まりに悪影響が
及ぼされることになる。
【０００９】
【発明が解決しようとする課題】したがって本発明の課
題は、トレンチ側壁における表面の粗さが抑えられるよ
うにしたトレンチキャパシタを提供することにある。
題は、トレンチ側壁における表面の粗さが抑えられるよ
うにしたトレンチキャパシタを提供することにある。
【００１０】
【課題を解決するための手段】本発明によればこの課題
は、トレンチキャパシタと拡散領域が設けられており、
前記トレンチキャパシタはエピタキシャル層を有し、該
エピタキシャル層によって、カラー酸化物よりも下のト
レンチ側壁下部が裏打ちされ、前記カラー酸化物により
トレンチ上部が裏打ちされ、前記拡散領域によりトレン
チ下部が取り囲まれていることにより解決される。
は、トレンチキャパシタと拡散領域が設けられており、
前記トレンチキャパシタはエピタキシャル層を有し、該
エピタキシャル層によって、カラー酸化物よりも下のト
レンチ側壁下部が裏打ちされ、前記カラー酸化物により
トレンチ上部が裏打ちされ、前記拡散領域によりトレン
チ下部が取り囲まれていることにより解決される。
【００１１】
【発明の実施の形態】本発明は、メモリセルに用いられ
るようなトレンチキャパシタの改良に係わる。１つの実
施形態によればトレンチキャパシタはたとえば、ＤＲＡ
Ｍまたは組み込み型ＤＲＡＭチップのＤＲＡＭセルにお
いて用いられる。トレンチキャパシタは、トレンチ下部
にライナを形成するエピタキシャル層を有する。さらに
１つの実施形態によればエピタキシャル層（エピ層）
は、キャパシタの埋め込みプレートとして用いるために
デポジットされる。拡散領域はトレンチ下部に設けられ
ている。エピの埋め込みプレートの上に誘電体カラーが
形成される。ノード誘電体によりカラーとエピ埋め込み
プレートが裏打ちされ、これによってトレンチキャパシ
タのストレージノードが埋め込みプレートから絶縁され
る。ドーピングされたエピ埋め込みプレートと基板とを
分離するために、エピスペーサ層を設けることができ
る。
るようなトレンチキャパシタの改良に係わる。１つの実
施形態によればトレンチキャパシタはたとえば、ＤＲＡ
Ｍまたは組み込み型ＤＲＡＭチップのＤＲＡＭセルにお
いて用いられる。トレンチキャパシタは、トレンチ下部
にライナを形成するエピタキシャル層を有する。さらに
１つの実施形態によればエピタキシャル層（エピ層）
は、キャパシタの埋め込みプレートとして用いるために
デポジットされる。拡散領域はトレンチ下部に設けられ
ている。エピの埋め込みプレートの上に誘電体カラーが
形成される。ノード誘電体によりカラーとエピ埋め込み
プレートが裏打ちされ、これによってトレンチキャパシ
タのストレージノードが埋め込みプレートから絶縁され
る。ドーピングされたエピ埋め込みプレートと基板とを
分離するために、エピスペーサ層を設けることができ
る。
【００１２】
【実施例】本発明は概してＩＣに関し、詳細にはトレン
チキャパシタに関する。このようなＩＣとしてたとえ
ば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミック
ＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）、スタティックＲＡＭ（ＳＲＡＭ）、リードオンリ
ーメモリ（ＲＯＭ）などのメモリＩＣ、あるいは他のメ
モリＩＣが挙げられる。他のＩＣとしては、プログラマ
ブルロジックアレイ（ＰＬＡ）、特定用途向けＩＣ（Ａ
ＳＩＣ）、マージドロジック／メモリＩＣ（組み込み型
ＩＣ）、あるいはその他の回路ディバイスが挙げられ
る。
チキャパシタに関する。このようなＩＣとしてたとえ
ば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミック
ＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）、スタティックＲＡＭ（ＳＲＡＭ）、リードオンリ
ーメモリ（ＲＯＭ）などのメモリＩＣ、あるいは他のメ
モリＩＣが挙げられる。他のＩＣとしては、プログラマ
ブルロジックアレイ（ＰＬＡ）、特定用途向けＩＣ（Ａ
ＳＩＣ）、マージドロジック／メモリＩＣ（組み込み型
ＩＣ）、あるいはその他の回路ディバイスが挙げられ
る。
【００１３】典型的には、シリコンウェハなど半導体基
板上に複数のＩＣがパラレルに製造される。処理後、ウ
ェハがダイシングされて、ＩＣは複数の個別チップに分
離される。そしてこれらのチップはパッケージングされ
て、たとえばコンピュータシステム、セルラフォン、パ
ーソナルディジタルアシスタント（ＰＤＡ）、および他
の製品など消費者製品で使用するための最終製品とな
る。説明の都合上、シングルセルの形成というコンテキ
ストで本発明について述べる。
板上に複数のＩＣがパラレルに製造される。処理後、ウ
ェハがダイシングされて、ＩＣは複数の個別チップに分
離される。そしてこれらのチップはパッケージングされ
て、たとえばコンピュータシステム、セルラフォン、パ
ーソナルディジタルアシスタント（ＰＤＡ）、および他
の製品など消費者製品で使用するための最終製品とな
る。説明の都合上、シングルセルの形成というコンテキ
ストで本発明について述べる。
【００１４】また、説明の都合上、本発明をＤＲＡＭセ
ルのコンテキストで説明する。しかし本発明は、広くト
レンチキャパシタの形成に及ぶものである。また、本発
明をいっそう良好に理解できるようにする目的で、慣用
のトレンチキャパシタＤＲＡＭセルについて説明を行
う。
ルのコンテキストで説明する。しかし本発明は、広くト
レンチキャパシタの形成に及ぶものである。また、本発
明をいっそう良好に理解できるようにする目的で、慣用
のトレンチキャパシタＤＲＡＭセルについて説明を行
う。
【００１５】図１には、慣用のトレンチキャパシタＤＲ
ＡＭセル１００が示されている。このような慣用のトレ
ンチキャパシタＤＲＡＭセルはたとえば、Nesbit 等に
よる"A 0.6 μm2 256Mb Trench DRAM Cell With Self-A
ligned Buried Strap (BEST)", IEDM 93-627 に記載さ
れており、これを本発明の参考文献とする。典型的に
は、ワードラインとビットラインにより複数のメモリセ
ルが相互接続され、ＤＲＡＭチップにおけるセルアレイ
が形成される。
ＡＭセル１００が示されている。このような慣用のトレ
ンチキャパシタＤＲＡＭセルはたとえば、Nesbit 等に
よる"A 0.6 μm2 256Mb Trench DRAM Cell With Self-A
ligned Buried Strap (BEST)", IEDM 93-627 に記載さ
れており、これを本発明の参考文献とする。典型的に
は、ワードラインとビットラインにより複数のメモリセ
ルが相互接続され、ＤＲＡＭチップにおけるセルアレイ
が形成される。
【００１６】ＤＲＡＭセルは、基板１０１に形成される
トレンチキャパシタ１６０を有している。基板は、ホウ
素（Ｂ）などｐ形ドーパント（ｐ−）により低濃度でド
ーピングされる。トレンチは典型的には、ヒ素（Ａｓ）
またはリン（Ｐ）などｎ形ドーパント（ｎ＋）により高
濃度でドーピングされたポリシリコン（ポリ）１６１に
より充填される。また、トレンチ下部を取り囲む基板中
に、たとえばヒ素などでドーピングされた埋め込みプレ
ート１６５が設けられる。ヒ素は、トレンチ側壁上に生
成されるＡＳＧなどのドーパントソースからシリコン基
板中に拡散される。ポリシリコンおよび埋め込みプレー
トは、キャパシタの電極として用いられる。ノード誘電
体１６４により電極が分離される。
トレンチキャパシタ１６０を有している。基板は、ホウ
素（Ｂ）などｐ形ドーパント（ｐ−）により低濃度でド
ーピングされる。トレンチは典型的には、ヒ素（Ａｓ）
またはリン（Ｐ）などｎ形ドーパント（ｎ＋）により高
濃度でドーピングされたポリシリコン（ポリ）１６１に
より充填される。また、トレンチ下部を取り囲む基板中
に、たとえばヒ素などでドーピングされた埋め込みプレ
ート１６５が設けられる。ヒ素は、トレンチ側壁上に生
成されるＡＳＧなどのドーパントソースからシリコン基
板中に拡散される。ポリシリコンおよび埋め込みプレー
トは、キャパシタの電極として用いられる。ノード誘電
体１６４により電極が分離される。
【００１７】ＤＲＡＭセルはトランジスタ１１０も有し
ている。このトランジスタは、ゲート１１２と拡散領域
１１３および１１４を有している。チャネルにより分離
されている拡散領域は、リン（Ｐ）などｎ形のドーパン
トのインプランテーションにより形成される。”ノード
ジャンクジョン、node junction”と呼ばれるノード拡
散領域１２５により、キャパシタがトランジスタと結合
される。ノード拡散領域１２５は、埋め込みストラップ
１６２を通してトレンチポリシリコンからドーパントを
外方拡散させることにより形成される。
ている。このトランジスタは、ゲート１１２と拡散領域
１１３および１１４を有している。チャネルにより分離
されている拡散領域は、リン（Ｐ）などｎ形のドーパン
トのインプランテーションにより形成される。”ノード
ジャンクジョン、node junction”と呼ばれるノード拡
散領域１２５により、キャパシタがトランジスタと結合
される。ノード拡散領域１２５は、埋め込みストラップ
１６２を通してトレンチポリシリコンからドーパントを
外方拡散させることにより形成される。
【００１８】トレンチ上部にはカラー１６８が形成され
る。ここで用いられているように、トレンチ上部とはカ
ラーを含むセクションのことであり、下部とはカラーの
下のセクションのことである。カラーによって、ノード
ジャンクションから埋め込みプレートへの漏れが防止さ
れる。このような漏れは、これによってセルの記憶保持
時間が低減されることから望ましくないものである。
る。ここで用いられているように、トレンチ上部とはカ
ラーを含むセクションのことであり、下部とはカラーの
下のセクションのことである。カラーによって、ノード
ジャンクションから埋め込みプレートへの漏れが防止さ
れる。このような漏れは、これによってセルの記憶保持
時間が低減されることから望ましくないものである。
【００１９】基板表面の下に、ＰやＡｓなどｎ形のドー
パントを有する埋め込みウェル１７０が設けられてい
る。埋め込みｎウェル内におけるドーパントのピーク濃
度は、カラーの底部周囲にある。典型的には、ウェルは
埋め込みプレートよりも低い濃度でドーピングされてい
る。埋め込みウェルは、アレイ内のＤＲＡＭセルにおけ
る各埋め込みプレートを接続するために用いられる。
パントを有する埋め込みウェル１７０が設けられてい
る。埋め込みｎウェル内におけるドーパントのピーク濃
度は、カラーの底部周囲にある。典型的には、ウェルは
埋め込みプレートよりも低い濃度でドーピングされてい
る。埋め込みウェルは、アレイ内のＤＲＡＭセルにおけ
る各埋め込みプレートを接続するために用いられる。
【００２０】ゲートに適切な電圧を加えることでトラン
ジスタが活性化され、ビットラインはトレンチキャパシ
タをアクセスする。一般に、ゲートによりワードライン
が形成され、拡散領域１１３はコンタクト１８３を介し
てＤＲＡＭアレイ内のビットライン１８５と結合され
る。ビットライン１８５は、中間レベル誘電体層１８９
により拡散領域から絶縁されている。
ジスタが活性化され、ビットラインはトレンチキャパシ
タをアクセスする。一般に、ゲートによりワードライン
が形成され、拡散領域１１３はコンタクト１８３を介し
てＤＲＡＭアレイ内のビットライン１８５と結合され
る。ビットライン１８５は、中間レベル誘電体層１８９
により拡散領域から絶縁されている。
【００２１】ＤＲＡＭセルを他のセルまたはディバイス
から分離するために、シャロウトレンチアイソレーショ
ン（ＳＴＩ）１８０が設けられている。図示されている
ように、ワードライン１２０はトレンチの上に形成され
ており、ＳＴＩによってトレンチから分離されている。
ワードライン１２０は”パッシングワードライン、pass
ing worline”と呼ばれる。この種のコンフィグレーシ
ョンを、折り返し形ビットラインアーキテクチャと称す
る。
から分離するために、シャロウトレンチアイソレーショ
ン（ＳＴＩ）１８０が設けられている。図示されている
ように、ワードライン１２０はトレンチの上に形成され
ており、ＳＴＩによってトレンチから分離されている。
ワードライン１２０は”パッシングワードライン、pass
ing worline”と呼ばれる。この種のコンフィグレーシ
ョンを、折り返し形ビットラインアーキテクチャと称す
る。
【００２２】図２および図３には、ＤＲＡＭセルの埋め
込みプレートを形成するための従来のプロセスが示され
ている。図２を参照すると、基板２０１の表面上にパッ
ドスタック２０７が形成される。パッドスタックは、パ
ッド酸化物２０４やパッドストップ層２０５など種々の
層から成る。パッドストップ層はたとえば窒化物から成
る。さらにパッドスタックには、パッドストップ層の上
に形成されたハードマスク層２０６が含まれている。ハ
ードマスクは、トレンチ形成用のエッチマスクとして用
いられる。トレンチ２１０を形成すべき領域が規定され
るよう、パッドスタックは慣用のリソグラフィ技術なら
びにエッチング技術を使用してパターニングされる。
込みプレートを形成するための従来のプロセスが示され
ている。図２を参照すると、基板２０１の表面上にパッ
ドスタック２０７が形成される。パッドスタックは、パ
ッド酸化物２０４やパッドストップ層２０５など種々の
層から成る。パッドストップ層はたとえば窒化物から成
る。さらにパッドスタックには、パッドストップ層の上
に形成されたハードマスク層２０６が含まれている。ハ
ードマスクは、トレンチ形成用のエッチマスクとして用
いられる。トレンチ２１０を形成すべき領域が規定され
るよう、パッドスタックは慣用のリソグラフィ技術なら
びにエッチング技術を使用してパターニングされる。
【００２３】トレンチの形成は、反応性イオンエッチン
グ（ＲＩＥ）のような異方性エッチングにより実行され
る。そしてトレンチはＡＳＧ層２２０により裏打ちされ
てライナが形成され、これは埋め込みプレートを形成す
るためのドーパントとして用いられる。トレンチを充填
するデポジットされたレジスト層２３０との良好な接合
が得られるよう、薄いＴＥＯＳ層をＡＳＧ層の上に形成
することができる。レジストが掘り下げられ、トレンチ
上部においてＡＳＧ層が露出する。露出したＡＳＧはウ
ェットエッチングプロセスにより除去される。
グ（ＲＩＥ）のような異方性エッチングにより実行され
る。そしてトレンチはＡＳＧ層２２０により裏打ちされ
てライナが形成され、これは埋め込みプレートを形成す
るためのドーパントとして用いられる。トレンチを充填
するデポジットされたレジスト層２３０との良好な接合
が得られるよう、薄いＴＥＯＳ層をＡＳＧ層の上に形成
することができる。レジストが掘り下げられ、トレンチ
上部においてＡＳＧ層が露出する。露出したＡＳＧはウ
ェットエッチングプロセスにより除去される。
【００２４】図３を参照すると、ＡＳＧに対し選択的に
レジストの残りの部分がトレンチから除去される。たと
えばＴＥＯＳから成る誘電層２０８が、トレンチの上に
デポジットされる。ＴＥＯＳ層により、Ａｓ原子がシリ
コン側壁の露出した上部に外方拡散するのが防止され
る。ＡｓをＡＳＧからシリコンへ外方拡散させるために
アニーリングが行われ、これにより埋め込みプレート２
６５が形成される。埋め込みプレートの頂部は、ｎ形埋
め込みウェル２７０と接触している。埋め込みプレート
の形成後、ＤＲＡＭの残りの部分が製造され、その結果
たとえば、図１に示されているＤＲＡＭセルが形成され
る。
レジストの残りの部分がトレンチから除去される。たと
えばＴＥＯＳから成る誘電層２０８が、トレンチの上に
デポジットされる。ＴＥＯＳ層により、Ａｓ原子がシリ
コン側壁の露出した上部に外方拡散するのが防止され
る。ＡｓをＡＳＧからシリコンへ外方拡散させるために
アニーリングが行われ、これにより埋め込みプレート２
６５が形成される。埋め込みプレートの頂部は、ｎ形埋
め込みウェル２７０と接触している。埋め込みプレート
の形成後、ＤＲＡＭの残りの部分が製造され、その結果
たとえば、図１に示されているＤＲＡＭセルが形成され
る。
【００２５】図４には、本発明の１つの実施形態が示さ
れている。図示されているように、ＤＲＡＭセル３００
はトレンチキャパシタ３１０を有している。実例として
ＤＲＡＭセルは、マージドアイソレーションノードトレ
ンチ（ＭＩＮＴ）である。なお、埋め込みプレートを採
用した他のトレンチセルコンフィグレーションも有用で
ある。約０．２５μｍのフィーチャサイズ（Ｆ）をもつ
２５６ＭｂｉｔのＤＲＡＭチップの場合、トレンチキャ
パシタの寸法は約７〜８μｍの深さ、０．２５μｍの幅
ならびに０．５０μｍの長さであり、約０．６０５μｍ
2 の単位セル寸法を有する。もちろん、デザイン要求お
よびデザインルールに応じて寸法を変えることができる
のはいうまでもない。たとえば約０．１５μｍのフィー
チャサイズ（Ｆ）をもつＤＲＡＭチップの場合、トレン
チキャパシタの寸法は約７〜８μｍの深さ、０．１５μ
ｍの幅および０．３０μｍの長さであり、約０．２μｍ
2のユニットセル寸法を有する。
れている。図示されているように、ＤＲＡＭセル３００
はトレンチキャパシタ３１０を有している。実例として
ＤＲＡＭセルは、マージドアイソレーションノードトレ
ンチ（ＭＩＮＴ）である。なお、埋め込みプレートを採
用した他のトレンチセルコンフィグレーションも有用で
ある。約０．２５μｍのフィーチャサイズ（Ｆ）をもつ
２５６ＭｂｉｔのＤＲＡＭチップの場合、トレンチキャ
パシタの寸法は約７〜８μｍの深さ、０．２５μｍの幅
ならびに０．５０μｍの長さであり、約０．６０５μｍ
2 の単位セル寸法を有する。もちろん、デザイン要求お
よびデザインルールに応じて寸法を変えることができる
のはいうまでもない。たとえば約０．１５μｍのフィー
チャサイズ（Ｆ）をもつＤＲＡＭチップの場合、トレン
チキャパシタの寸法は約７〜８μｍの深さ、０．１５μ
ｍの幅および０．３０μｍの長さであり、約０．２μｍ
2のユニットセル寸法を有する。
【００２６】図示されているように、トレンチキャパシ
タはシリコンウェハなどの基板３０１中に形成される。
他の種類の半導体基板も有用である。この場合、基板は
たとえば、一方の導電形をもつドーパントにより低濃度
でドーピングされている。１つの実施形態によれば、基
板はたとえばＢなどのｐ形ドーパントでドーピングされ
ている。なお、ＡｓやＰなどｎ形のドーパントを、基板
を低濃度でドーピングするために使用するのも有用であ
る。デザイン要求や適用事例に応じて、これよりもいっ
そう低濃度にあるいはもっと高濃度でドーピングされた
基板も有用である。また、低濃度でドーピングされたエ
ピ部分を有する高濃度でドーピングされた基板も有用で
ある。
タはシリコンウェハなどの基板３０１中に形成される。
他の種類の半導体基板も有用である。この場合、基板は
たとえば、一方の導電形をもつドーパントにより低濃度
でドーピングされている。１つの実施形態によれば、基
板はたとえばＢなどのｐ形ドーパントでドーピングされ
ている。なお、ＡｓやＰなどｎ形のドーパントを、基板
を低濃度でドーピングするために使用するのも有用であ
る。デザイン要求や適用事例に応じて、これよりもいっ
そう低濃度にあるいはもっと高濃度でドーピングされた
基板も有用である。また、低濃度でドーピングされたエ
ピ部分を有する高濃度でドーピングされた基板も有用で
ある。
【００２７】典型的にはトレンチは、第２の導電形のド
ーパントにより高濃度でドーピングされたポリシリコン
３６１を有している。ポリシリコンは、たとえばＡｓま
たはＰなどのｎ形ドーパント（ｎ+ ）により高濃度でド
ーピングされている。１つの実施形態によれば、ポリシ
リコンはＡｓにより高濃度でドーピングされている。Ａ
ｓの濃度は約１−２ｘ１０19ｃｍ-3である。
ーパントにより高濃度でドーピングされたポリシリコン
３６１を有している。ポリシリコンは、たとえばＡｓま
たはＰなどのｎ形ドーパント（ｎ+ ）により高濃度でド
ーピングされている。１つの実施形態によれば、ポリシ
リコンはＡｓにより高濃度でドーピングされている。Ａ
ｓの濃度は約１−２ｘ１０19ｃｍ-3である。
【００２８】エピタキシャルシリコン（エピ）層３６５
により、カラー３６８の下のトレンチ下部が裏打ちされ
る。エピ層はたとえば、基板表面下約１．２μｍのとこ
ろでスタートする。この距離は、カラーとｐウェルの深
さに依存する。
により、カラー３６８の下のトレンチ下部が裏打ちされ
る。エピ層はたとえば、基板表面下約１．２μｍのとこ
ろでスタートする。この距離は、カラーとｐウェルの深
さに依存する。
【００２９】エピ層は、第２の導電形のドーパントによ
りドーピングされている。１つの実施形態の場合、エピ
はＡｓまたはＰなどのｎ形ドーパントによりドーピング
される。エピ層は、キャパシタの埋め込みプレートとし
て用いられる。択一的に、エピ層３６５を複数のエピ層
から成るように構成できる。エピ埋め込みプレートを有
するトレンチキャパシタについては、アメリカ合衆国特
許 USSN 09/056,119"TRENCH CAPACITOR WITH EPI BURIE
D LAYER" に記載されており、これを本発明の参考文献
とする。
りドーピングされている。１つの実施形態の場合、エピ
はＡｓまたはＰなどのｎ形ドーパントによりドーピング
される。エピ層は、キャパシタの埋め込みプレートとし
て用いられる。択一的に、エピ層３６５を複数のエピ層
から成るように構成できる。エピ埋め込みプレートを有
するトレンチキャパシタについては、アメリカ合衆国特
許 USSN 09/056,119"TRENCH CAPACITOR WITH EPI BURIE
D LAYER" に記載されており、これを本発明の参考文献
とする。
【００３０】ノード誘電層３６４によりキャパシタの電
極が分離されている。１つの実施形態によれば、この誘
電層は窒化物／酸化物から成る。また、酸化物／窒化物
／酸化物あるいはその他の適切な誘電層ないしは積層た
とえば酸化物、窒化酸化物またはＮＯＮＯなども有用で
ある。図示されているように誘電層はライナを成し、カ
ラーとエピ層を裏打ちしている。トレンチ下部をエピ層
によって裏打ちすることで、ノード誘電体の形成される
表面の粗さが抑えられる。表面の粗さが抑えられること
で、ノード誘電体における電界のランダムな増大が低下
し、これによって比較的粗い表面を有するキャパシタよ
りもタイトなキャパシタブレークダウン電圧分布が得ら
れるようになる。これによって歩留まりが改善される。
極が分離されている。１つの実施形態によれば、この誘
電層は窒化物／酸化物から成る。また、酸化物／窒化物
／酸化物あるいはその他の適切な誘電層ないしは積層た
とえば酸化物、窒化酸化物またはＮＯＮＯなども有用で
ある。図示されているように誘電層はライナを成し、カ
ラーとエピ層を裏打ちしている。トレンチ下部をエピ層
によって裏打ちすることで、ノード誘電体の形成される
表面の粗さが抑えられる。表面の粗さが抑えられること
で、ノード誘電体における電界のランダムな増大が低下
し、これによって比較的粗い表面を有するキャパシタよ
りもタイトなキャパシタブレークダウン電圧分布が得ら
れるようになる。これによって歩留まりが改善される。
【００３１】本発明の１つの実施形態によれば、拡散領
域３６７によってトレンチ下部が囲まれる。この拡散領
域はポリシリコン３６１と同じ導電形のドーパントを有
しており、たとえばＡｓまたはＰなどのｎ形ドーパント
を有している。この拡散領域はドーパントソースとして
用いられ、この領域からドーパントがエピ埋め込みプレ
ート３６５へ拡散する。ドーパントソースを設けること
により、エピ埋め込みプレートのドーパント濃度が強め
られないしは高められる。埋め込みプレートのドーパン
ト濃度が高められることで、蓄積電極表面からの多数キ
ャリアこの場合には電子の電気的減少に起因する容量の
損失が避けられ、あるいは低減される。
域３６７によってトレンチ下部が囲まれる。この拡散領
域はポリシリコン３６１と同じ導電形のドーパントを有
しており、たとえばＡｓまたはＰなどのｎ形ドーパント
を有している。この拡散領域はドーパントソースとして
用いられ、この領域からドーパントがエピ埋め込みプレ
ート３６５へ拡散する。ドーパントソースを設けること
により、エピ埋め込みプレートのドーパント濃度が強め
られないしは高められる。埋め込みプレートのドーパン
ト濃度が高められることで、蓄積電極表面からの多数キ
ャリアこの場合には電子の電気的減少に起因する容量の
損失が避けられ、あるいは低減される。
【００３２】キャパシタのエピ埋め込みプレート３６５
とＤＲＡＭアレイ内の他のキャパシタとの接続は、第２
の導電形のドーパントを有する埋め込みウェル３７０に
より行われる。１つの実施形態によれば、埋め込みウェ
ルはＡｓまたはＰなどｎ形ドーパントのインプランテー
ションにより形成される。ウェルの濃度は約１×１０ 17
〜１×１０20ｃｍ-3である。埋め込みウェルは、ｎ形の
エピ層によっても形成できる。参照電圧が埋め込みウェ
ルと結合され、これによってＤＲＡＭアレイ中のキャパ
シタの埋め込みプレートが共通の参照電圧におかれる。
このことで誘電層における最大電界が低減され、したが
って信頼性が高められる。１つの実施形態によれば、参
照電圧は低電圧リミットと高電圧リミットの中間におか
れ、一般にＶDD／２と呼ばれる。なお、アースなど他の
参照電圧も有用である。また、基板バイアス電圧と等し
い参照電圧も有用であり、この場合にはたとえばｐ−／
ｐ ＋基板など高濃度でドーピングされた基板が用いられ
る。
とＤＲＡＭアレイ内の他のキャパシタとの接続は、第２
の導電形のドーパントを有する埋め込みウェル３７０に
より行われる。１つの実施形態によれば、埋め込みウェ
ルはＡｓまたはＰなどｎ形ドーパントのインプランテー
ションにより形成される。ウェルの濃度は約１×１０ 17
〜１×１０20ｃｍ-3である。埋め込みウェルは、ｎ形の
エピ層によっても形成できる。参照電圧が埋め込みウェ
ルと結合され、これによってＤＲＡＭアレイ中のキャパ
シタの埋め込みプレートが共通の参照電圧におかれる。
このことで誘電層における最大電界が低減され、したが
って信頼性が高められる。１つの実施形態によれば、参
照電圧は低電圧リミットと高電圧リミットの中間におか
れ、一般にＶDD／２と呼ばれる。なお、アースなど他の
参照電圧も有用である。また、基板バイアス電圧と等し
い参照電圧も有用であり、この場合にはたとえばｐ−／
ｐ ＋基板など高濃度でドーピングされた基板が用いられ
る。
【００３３】ドーピングされたポリシリコンの上にスト
ラップ３６２が設けられる。ドーピングされたポリシリ
コン３６１からシリコンへドーパントが外方拡散し、こ
れによってノード拡散領域３２５が形成され、つまりト
ランジスタとキャパシタを結合するノードジャンクショ
ンが形成される。図示した実施形態では埋め込みストラ
ップを用いて説明したが、表面ストラップなど他の結合
形式も有用である。
ラップ３６２が設けられる。ドーピングされたポリシリ
コン３６１からシリコンへドーパントが外方拡散し、こ
れによってノード拡散領域３２５が形成され、つまりト
ランジスタとキャパシタを結合するノードジャンクショ
ンが形成される。図示した実施形態では埋め込みストラ
ップを用いて説明したが、表面ストラップなど他の結合
形式も有用である。
【００３４】カラー３６８がトレンチ上部に設けられて
おり、これは埋め込みプレートのほぼ頂部まで延在して
いる。埋め込みストラップ３６２を適合させるため、図
示されているようにカラーは基板表面よりもいくらか下
に窪んでいる。カラーは誘電材料を有している。１つの
実施形態によれば、カラーはＴＥＯＳ層の下に熱酸化層
を有している。熱酸化物層も有用である。いくつかの実
施形態によれば、窒化物層によりカラー表面が裏打ちさ
れる。カラーにより、ノードジャンクションから埋め込
みプレートへの漏れが防止され、ないしは低減される。
１つの実施形態によれば、カラーは約１．２μｍの深さ
であり２０〜９０ｎｍの厚さである。
おり、これは埋め込みプレートのほぼ頂部まで延在して
いる。埋め込みストラップ３６２を適合させるため、図
示されているようにカラーは基板表面よりもいくらか下
に窪んでいる。カラーは誘電材料を有している。１つの
実施形態によれば、カラーはＴＥＯＳ層の下に熱酸化層
を有している。熱酸化物層も有用である。いくつかの実
施形態によれば、窒化物層によりカラー表面が裏打ちさ
れる。カラーにより、ノードジャンクションから埋め込
みプレートへの漏れが防止され、ないしは低減される。
１つの実施形態によれば、カラーは約１．２μｍの深さ
であり２０〜９０ｎｍの厚さである。
【００３５】シャロウトレンチアイソレーションＳＴＩ
３８０がトレンチ頂部に設けられており、これによって
ＤＲＡＭセルがアレイにおける他のセルから分離され、
隣り合うキャパシタ間におけるストラップ形成が防止さ
れる。図示されているように、ＳＴＩはトレンチの一部
分とオーバラップしており、残りの部分はトランジスタ
とキャパシタとの間に電流を流せるよう残されている。
１つの実施形態によれば、ＳＴＩは公称ではトレンチ幅
の約半分、オーバラップしている。ＳＴＩによるストラ
ップからストラップへの漏れが回避され、あるいは低減
される。ＳＴＩの深さは約０．２５μｍである。
３８０がトレンチ頂部に設けられており、これによって
ＤＲＡＭセルがアレイにおける他のセルから分離され、
隣り合うキャパシタ間におけるストラップ形成が防止さ
れる。図示されているように、ＳＴＩはトレンチの一部
分とオーバラップしており、残りの部分はトランジスタ
とキャパシタとの間に電流を流せるよう残されている。
１つの実施形態によれば、ＳＴＩは公称ではトレンチ幅
の約半分、オーバラップしている。ＳＴＩによるストラ
ップからストラップへの漏れが回避され、あるいは低減
される。ＳＴＩの深さは約０．２５μｍである。
【００３６】パンチスルーを防止するため、基板内でト
ランジスタ３１０の下方にｐ形にドーピングされたウェ
ル３３０が設けられている。トランジスタ３１０はゲー
トスタック３１２とドレイン／ソース拡散領域３１３，
３１４から成り、この領域はチャネル領域３１９により
分離されている。拡散領域は、ＡｓまたはＰなどｎ形ド
ーパントを有している。拡散領域３１４はノードジャン
クション３２５と結合されている。”ワードライン”と
も称するゲートスタックは、ポリシリコン層３１５を有
している。典型的にはポリシリコンは、ｎ形またはｐ形
のドーパントでドーピングされている。選択的に、ポリ
シリコン層の上に金属シリサイド層（図示せず）が形成
され、これによってゲートスタックのシート抵抗が減少
する。
ランジスタ３１０の下方にｐ形にドーピングされたウェ
ル３３０が設けられている。トランジスタ３１０はゲー
トスタック３１２とドレイン／ソース拡散領域３１３，
３１４から成り、この領域はチャネル領域３１９により
分離されている。拡散領域は、ＡｓまたはＰなどｎ形ド
ーパントを有している。拡散領域３１４はノードジャン
クション３２５と結合されている。”ワードライン”と
も称するゲートスタックは、ポリシリコン層３１５を有
している。典型的にはポリシリコンは、ｎ形またはｐ形
のドーパントでドーピングされている。選択的に、ポリ
シリコン層の上に金属シリサイド層（図示せず）が形成
され、これによってゲートスタックのシート抵抗が減少
する。
【００３７】図示されているように、ゲートスタックは
窒化物層３１６によりキャップされており、これはワー
ドラインのアイソレーションのためのエッチマスクとし
て用いられる。これに加えて、側壁の酸化物（図示せ
ず）とライナ３１７もワードラインのアイソレーション
に用いられる。ライナはたとえば窒化物または他の適当
な材料を有する。また、このライナはボーダレスコンタ
クト３８３形成中のエッチストップとしても用いられ
る。ボーダレスコンタクトにより、拡散領域３１３とビ
ットライン３８５との間の接続が形成される。ＢＰＳＧ
または酸化物など他の誘電材料などのような誘電層３８
９により、ビットラインと拡散領域が分離される。典型
的には、コンタクトスタッドをゲートから分離するた
め、バリアまたはライナ層（図示せず）によってコンタ
クト開口部が裏打ちされる。
窒化物層３１６によりキャップされており、これはワー
ドラインのアイソレーションのためのエッチマスクとし
て用いられる。これに加えて、側壁の酸化物（図示せ
ず）とライナ３１７もワードラインのアイソレーション
に用いられる。ライナはたとえば窒化物または他の適当
な材料を有する。また、このライナはボーダレスコンタ
クト３８３形成中のエッチストップとしても用いられ
る。ボーダレスコンタクトにより、拡散領域３１３とビ
ットライン３８５との間の接続が形成される。ＢＰＳＧ
または酸化物など他の誘電材料などのような誘電層３８
９により、ビットラインと拡散領域が分離される。典型
的には、コンタクトスタッドをゲートから分離するた
め、バリアまたはライナ層（図示せず）によってコンタ
クト開口部が裏打ちされる。
【００３８】パッシングワードライン３２０がＳＴＩ３
８０の上に形成される。パッシングワードラインは、Ｓ
ＴＩと薄いキャップ酸化物によってトレンチから分離さ
れている。１つの実施形態によればパッシングワードラ
インのエッジは、トレンチ側壁と実質的に整列されてい
る。このようなコンフィグレーションを折り返し形ビッ
トラインアーキテクチャと称する。開放形または開放折
り返し形アーキテクチャなど、他のコンフィグレーショ
ンも有用である。また、たとえばバーディカルトランジ
スタを用いた他のセルデザインも有用である。
８０の上に形成される。パッシングワードラインは、Ｓ
ＴＩと薄いキャップ酸化物によってトレンチから分離さ
れている。１つの実施形態によればパッシングワードラ
インのエッジは、トレンチ側壁と実質的に整列されてい
る。このようなコンフィグレーションを折り返し形ビッ
トラインアーキテクチャと称する。開放形または開放折
り返し形アーキテクチャなど、他のコンフィグレーショ
ンも有用である。また、たとえばバーディカルトランジ
スタを用いた他のセルデザインも有用である。
【００３９】本発明の別の実施形態によれば有利には、
トレンチ側壁とエピ埋め込みプレートとの間でトレンチ
下部にエピスペーサ層が設けられる。エピスペーサ層は
最初ドーピングされていないかまたは、ＡｓやＰなど第
２の導電形のドーパントにより低濃度でドーピングされ
ている。エピスペーサ層は、拡散領域を規定するために
用いられる。１つの実施形態によれば、拡散領域は実質
的にエピスペーサ層内に形成される。これは容易に実現
可能であり、たとえばサーマルバジェットの低減および
／または十分に厚いスペーサ層の形成により行われる。
拡散領域を規定するエピスペーサ層の使用は、高濃度で
ドーピングされた基板または高濃度でドーピングされた
基板をもつ低濃度でドーピングされたエピを用いる適用
事例において、とりわけ有用である。エピスペーサ層に
より、基板と埋め込みプレートとの間にいっそう緩やか
なｐｎ接合が形成され、これによっていっそう漏れが低
減される。さらにこのスペーサ層によって、いっそう高
濃度のドーパント濃度をもつ埋め込みプレートを容易に
形成できるようになる。
トレンチ側壁とエピ埋め込みプレートとの間でトレンチ
下部にエピスペーサ層が設けられる。エピスペーサ層は
最初ドーピングされていないかまたは、ＡｓやＰなど第
２の導電形のドーパントにより低濃度でドーピングされ
ている。エピスペーサ層は、拡散領域を規定するために
用いられる。１つの実施形態によれば、拡散領域は実質
的にエピスペーサ層内に形成される。これは容易に実現
可能であり、たとえばサーマルバジェットの低減および
／または十分に厚いスペーサ層の形成により行われる。
拡散領域を規定するエピスペーサ層の使用は、高濃度で
ドーピングされた基板または高濃度でドーピングされた
基板をもつ低濃度でドーピングされたエピを用いる適用
事例において、とりわけ有用である。エピスペーサ層に
より、基板と埋め込みプレートとの間にいっそう緩やか
なｐｎ接合が形成され、これによっていっそう漏れが低
減される。さらにこのスペーサ層によって、いっそう高
濃度のドーパント濃度をもつ埋め込みプレートを容易に
形成できるようになる。
【００４０】既述のように、第１の導電形はｐ形であ
り、第２の導電形はｎ形である。本発明は、ｎ形基板中
に形成されたｐ形ポリシリコンを有するトレンチキャパ
シタにも適用できる。さらに、所望の電気特性を得る目
的で、高濃度または低濃度で基板、ウェル、埋め込みプ
レートおよびＤＲＡＭセルの他の素子を、不純物原子で
ドーピングすることも可能である。
り、第２の導電形はｎ形である。本発明は、ｎ形基板中
に形成されたｐ形ポリシリコンを有するトレンチキャパ
シタにも適用できる。さらに、所望の電気特性を得る目
的で、高濃度または低濃度で基板、ウェル、埋め込みプ
レートおよびＤＲＡＭセルの他の素子を、不純物原子で
ドーピングすることも可能である。
【００４１】図４に示されているようにトレンチキャパ
シタは、１つのエピ層または複数のエピ層により形成さ
れた埋め込みプレートを有する。このような１つまたは
複数のエピ層は、トレンチ下部に選択的に形成される。
エピ層のドーパント濃度を高めるために、有利には拡散
領域が設けられる。１つの実施形態によればトレンチキ
ャパシタのカラーは、選択的エピ成長およびノード誘電
体デポジットよりも前に形成される。選択的エピ成長よ
りも前に形成することにより有利には、カラーに対しセ
ルフアライメントされる埋め込みプレートが形成され
る。”カラーファーストプロセス”のような技術は、埋
め込みプレートよりも前にカラーを形成する際に有用で
ある。このような技術はたとえば、Ho 等の US 5,656,5
35 およびKenney 等の US 5,264,716 に記載されてお
り、これらの文献を本発明の参考文献とする。２段階の
トレンチエッチングを採用した他の技術も有用である。
シタは、１つのエピ層または複数のエピ層により形成さ
れた埋め込みプレートを有する。このような１つまたは
複数のエピ層は、トレンチ下部に選択的に形成される。
エピ層のドーパント濃度を高めるために、有利には拡散
領域が設けられる。１つの実施形態によればトレンチキ
ャパシタのカラーは、選択的エピ成長およびノード誘電
体デポジットよりも前に形成される。選択的エピ成長よ
りも前に形成することにより有利には、カラーに対しセ
ルフアライメントされる埋め込みプレートが形成され
る。”カラーファーストプロセス”のような技術は、埋
め込みプレートよりも前にカラーを形成する際に有用で
ある。このような技術はたとえば、Ho 等の US 5,656,5
35 およびKenney 等の US 5,264,716 に記載されてお
り、これらの文献を本発明の参考文献とする。２段階の
トレンチエッチングを採用した他の技術も有用である。
【００４２】図５〜図１０には、本発明の１つの実施形
態に従ってＤＲＡＭセルを形成するためのプロセスが示
されている。本発明を、ｎチャネルディバイスを備えた
メモリセルのコンテキストで説明する。なお、本発明
は、ｐチャネルディバイスを使用した適用事例にも有用
である。
態に従ってＤＲＡＭセルを形成するためのプロセスが示
されている。本発明を、ｎチャネルディバイスを備えた
メモリセルのコンテキストで説明する。なお、本発明
は、ｐチャネルディバイスを使用した適用事例にも有用
である。
【００４３】図５を参照すると、基板４０１が準備さ
れ、そこにＤＲＡＭセルが形成される。基板はたとえば
シリコンを有する。他の種類の半導体基板も有用であ
る。典型的には基板は、たとえばＢなどｐ形ドーパント
（ｐ−）により低濃度でドーピングされている。Ｂの濃
度は、約１−２ｘ１０16 原子／ｃｍ-3である。高濃度
でドーピングされたｐ形（ｐ＋）基板を形成する高い濃
度のＢも有用である。ｐ−／ｐ＋エピ基板の使用も有用
である。典型的にはエピ部分は、約１０16〜１０17原子
／ｃｍ-3のドーパント濃度を有する約２〜３μｍの厚さ
である。ｐ＋またはｐ−／ｐ＋基板からドーパントが外
方拡散するのを避けるため、ウェハの裏面を低温酸化物
（ＬＴＯ）デポジットプロセスにより形成された酸化物
層によって覆うことができる。低濃度または高濃度でド
ーピングされたｎ形基板の使用も有用である。
れ、そこにＤＲＡＭセルが形成される。基板はたとえば
シリコンを有する。他の種類の半導体基板も有用であ
る。典型的には基板は、たとえばＢなどｐ形ドーパント
（ｐ−）により低濃度でドーピングされている。Ｂの濃
度は、約１−２ｘ１０16 原子／ｃｍ-3である。高濃度
でドーピングされたｐ形（ｐ＋）基板を形成する高い濃
度のＢも有用である。ｐ−／ｐ＋エピ基板の使用も有用
である。典型的にはエピ部分は、約１０16〜１０17原子
／ｃｍ-3のドーパント濃度を有する約２〜３μｍの厚さ
である。ｐ＋またはｐ−／ｐ＋基板からドーパントが外
方拡散するのを避けるため、ウェハの裏面を低温酸化物
（ＬＴＯ）デポジットプロセスにより形成された酸化物
層によって覆うことができる。低濃度または高濃度でド
ーピングされたｎ形基板の使用も有用である。
【００４４】さらに基板は、ｎ形の埋め込みウェル４７
０も有している。埋め込みウェルはＰまたはＡｓのドー
パントを有している。１つの実施形態の場合、埋め込み
ウェル領域を規定するためにマスクがパターニングされ
る。ＰなどのＮ形ドーパントが、基板の埋め込みウェル
領域にインプランテーションされる。典型的には埋め込
みウェル領域は、サポートディバイスではなくアレイデ
ィバイスの下に配置される。インプランテーションは、
形成されるカラーの底部領域にＰ形ドーパントをピーク
濃度でデポジットするのに十分なエネルギーとドーズ量
によって実行される。埋め込みウェルはｐウェルを基板
から分離するために用いられ、さらにこれによって各エ
ピプレート間に導電ブリッジも形成される。リンのイン
プランテーションの濃度とエネルギーは、約１．５Ｍｅ
Ｖにおいて約１ｘ１０13ｃｍ-2よりも大きい。
０も有している。埋め込みウェルはＰまたはＡｓのドー
パントを有している。１つの実施形態の場合、埋め込み
ウェル領域を規定するためにマスクがパターニングされ
る。ＰなどのＮ形ドーパントが、基板の埋め込みウェル
領域にインプランテーションされる。典型的には埋め込
みウェル領域は、サポートディバイスではなくアレイデ
ィバイスの下に配置される。インプランテーションは、
形成されるカラーの底部領域にＰ形ドーパントをピーク
濃度でデポジットするのに十分なエネルギーとドーズ量
によって実行される。埋め込みウェルはｐウェルを基板
から分離するために用いられ、さらにこれによって各エ
ピプレート間に導電ブリッジも形成される。リンのイン
プランテーションの濃度とエネルギーは、約１．５Ｍｅ
Ｖにおいて約１ｘ１０13ｃｍ-2よりも大きい。
【００４５】択一的に埋め込みウェルは、ドーパントを
インプラントし、その後、基板表面にエピ層を成長させ
ることによって形成される。このような技術は、Bronne
r 等のアメリカ合衆国特許 US 5,250,829 に記載されて
おり、これを本発明の参考文献とする。
インプラントし、その後、基板表面にエピ層を成長させ
ることによって形成される。このような技術は、Bronne
r 等のアメリカ合衆国特許 US 5,250,829 に記載されて
おり、これを本発明の参考文献とする。
【００４６】典型的には、パッドスタック４０７が基板
表面上に形成される。パッドスタックはたとえば、パッ
ド酸化物層４０４と研磨ストップ層４０５を有してい
る。研磨ストップ層は、後続のプロセスのための研磨ま
たはエッチストップとして用いられ、たとえば窒化物を
有することができる。パッドスタックはハードマスク層
４０６も有することができ、これは典型的にはＴＥＯＳ
層から成る。ハードマスクのためにＢＳＧなど他の材料
も有用である。ハードマスクは、あとでトレンチ４０９
の形成される領域が形成されるよう、慣用のリソグラフ
ィ技術とエッチング技術を用いてパターニングされる。
表面上に形成される。パッドスタックはたとえば、パッ
ド酸化物層４０４と研磨ストップ層４０５を有してい
る。研磨ストップ層は、後続のプロセスのための研磨ま
たはエッチストップとして用いられ、たとえば窒化物を
有することができる。パッドスタックはハードマスク層
４０６も有することができ、これは典型的にはＴＥＯＳ
層から成る。ハードマスクのためにＢＳＧなど他の材料
も有用である。ハードマスクは、あとでトレンチ４０９
の形成される領域が形成されるよう、慣用のリソグラフ
ィ技術とエッチング技術を用いてパターニングされる。
【００４７】トレンチ上部には誘電体カラー４６８が形
成される。１つの実施形態によれば、カラーはＣＶＤ
ＴＥＯＳの下に熱酸化物を有している。典型的には、カ
ラーの厚さは約２０〜５０ｎｍである。択一的に、誘電
層は熱酸化物から成る。さらにカラーは、酸化物の上に
形成された窒化物ライナを有することができる。
成される。１つの実施形態によれば、カラーはＣＶＤ
ＴＥＯＳの下に熱酸化物を有している。典型的には、カ
ラーの厚さは約２０〜５０ｎｍである。択一的に、誘電
層は熱酸化物から成る。さらにカラーは、酸化物の上に
形成された窒化物ライナを有することができる。
【００４８】本発明の１つの実施形態によれば、拡散領
域４６７によりトレンチ下部が取り囲まれている。拡散
領域は、トレンチ側壁の下部にドーパントをデポジット
させることにより形成される。拡散領域は、ストレージ
ノードの形成に用いられるドーパントと同じ導電形のド
ーパントを有する。１つの実施形態によれば、拡散領域
はＰまたはＡｓなどｎ形のドーパントを有する。
域４６７によりトレンチ下部が取り囲まれている。拡散
領域は、トレンチ側壁の下部にドーパントをデポジット
させることにより形成される。拡散領域は、ストレージ
ノードの形成に用いられるドーパントと同じ導電形のド
ーパントを有する。１つの実施形態によれば、拡散領域
はＰまたはＡｓなどｎ形のドーパントを有する。
【００４９】拡散領域は、エピ埋め込みプレートのドー
パント濃度を高めるためのドーパントソースとして用い
られる。埋め込みプレートのドーパント濃度を高めるこ
とで、蓄積電極表面からの多数キャリアここでは電子の
減少に起因する容量の損失が回避され、あるいは低減さ
れる。また、ドーパント濃度を高めることで直列抵抗が
低減し、読み出し／書き込み時間の低下が避けられる。
パント濃度を高めるためのドーパントソースとして用い
られる。埋め込みプレートのドーパント濃度を高めるこ
とで、蓄積電極表面からの多数キャリアここでは電子の
減少に起因する容量の損失が回避され、あるいは低減さ
れる。また、ドーパント濃度を高めることで直列抵抗が
低減し、読み出し／書き込み時間の低下が避けられる。
【００５０】１つの実施形態によれば、トレンチ底部を
取り囲む拡散領域がたとえば気相ドーピングにより形成
される。プラズマドーピング（ＰＬＡＤ）やプラズマ浸
漬イオンインプランテーション（plasma immersion ion
implantation, ＰＩＩＩ）も有用である。この種の技
術はたとえば、並行して出願中のアメリカ合衆国特許出
願 USSN 09/031,995 (attorney docket number 98P7430
US), "IMPROVED TECHNIQUES FOR FORMING TRENCH CAPA
CITORS IN AN INTEGRATED CIRCUIT" に記載されてお
り、これを本発明の参考文献とする。カラーは有利には
ドーパントマスクとして用いられ、これによってセルア
ライメントされる拡散領域４６７が形成される。
取り囲む拡散領域がたとえば気相ドーピングにより形成
される。プラズマドーピング（ＰＬＡＤ）やプラズマ浸
漬イオンインプランテーション（plasma immersion ion
implantation, ＰＩＩＩ）も有用である。この種の技
術はたとえば、並行して出願中のアメリカ合衆国特許出
願 USSN 09/031,995 (attorney docket number 98P7430
US), "IMPROVED TECHNIQUES FOR FORMING TRENCH CAPA
CITORS IN AN INTEGRATED CIRCUIT" に記載されてお
り、これを本発明の参考文献とする。カラーは有利には
ドーパントマスクとして用いられ、これによってセルア
ライメントされる拡散領域４６７が形成される。
【００５１】拡散領域の表面濃度はたとえば、基板のド
ーパント濃度よりも高い。１つの実施形態によれば、拡
散領域の表面濃度は約１ｘ１０18 原子／ｃｍ3 よりも
高く、有利には１ｘ１０22 原子／ｃｍ3 よりも高く、
いっそう有利には約１ｘ１０2 2 原子／ｃｍ3 よりも高
い。他の実施形態によれば、表面濃度は約５ｘ１０18〜
１ｘ１０20 原子／ｃｍ2 である。さらに別の実施形態
によれば、表面濃度は約５ｘ１０18 〜１ｘ１０22 原子
／ｃｍ2 である。拡散領域の表面接合深さはＦの約１０
〜７０％であり、有利にはＦの約３０〜６０％である。
Ｆが約１５０ｎｍであれば接合深さはたとえば、約１
５〜１００ｎｍであり、有利には約４５〜９０ｎｍであ
る。
ーパント濃度よりも高い。１つの実施形態によれば、拡
散領域の表面濃度は約１ｘ１０18 原子／ｃｍ3 よりも
高く、有利には１ｘ１０22 原子／ｃｍ3 よりも高く、
いっそう有利には約１ｘ１０2 2 原子／ｃｍ3 よりも高
い。他の実施形態によれば、表面濃度は約５ｘ１０18〜
１ｘ１０20 原子／ｃｍ2 である。さらに別の実施形態
によれば、表面濃度は約５ｘ１０18 〜１ｘ１０22 原子
／ｃｍ2 である。拡散領域の表面接合深さはＦの約１０
〜７０％であり、有利にはＦの約３０〜６０％である。
Ｆが約１５０ｎｍであれば接合深さはたとえば、約１
５〜１００ｎｍであり、有利には約４５〜９０ｎｍであ
る。
【００５２】１つの実施形態によれば拡散領域は、気相
ドーピングによりデポジットされたＡｓなどのｎ形ドー
パントを有する。Ａｓ気相ドーピングの典型的な条件は
たとえば、約７６０Ｔｏｒｒの圧力、約９００〜１１０
０゜Ｃの温度で約６０秒間、キャリアガスとともに約
２．４％の量のＡｓＨ3 （Ａｓソース）を導入すること
である。
ドーピングによりデポジットされたＡｓなどのｎ形ドー
パントを有する。Ａｓ気相ドーピングの典型的な条件は
たとえば、約７６０Ｔｏｒｒの圧力、約９００〜１１０
０゜Ｃの温度で約６０秒間、キャリアガスとともに約
２．４％の量のＡｓＨ3 （Ａｓソース）を導入すること
である。
【００５３】当然ながら所望の動作特性を生じさせるド
ーパント濃度を得るために、特定の適用事例に合わせて
プロセス条件を最適化することができる。ｎ形の拡散領
域を形成するために、Ｐドーパントの使用も有用であ
る。必要であれば、ｐ形のストレージ濃度をもつキャパ
シタなどｐ形拡散領域を形成するため、Ｂなどのｐ形ド
ーパントを使用することができる。
ーパント濃度を得るために、特定の適用事例に合わせて
プロセス条件を最適化することができる。ｎ形の拡散領
域を形成するために、Ｐドーパントの使用も有用であ
る。必要であれば、ｐ形のストレージ濃度をもつキャパ
シタなどｐ形拡散領域を形成するため、Ｂなどのｐ形ド
ーパントを使用することができる。
【００５４】別の実施形態によれば、拡散領域はＰＬＡ
Ｄにより形成される。ＡｓまたはＰのドーパントが、カ
ラーにより保護されていない下部トレンチ側壁上にデポ
ジットされ、ｎ形拡散領域が形成される。１つの実施形
態の場合、ドーパントは以下のパラメータをもつＰＬＡ
Ｄによりデポジットされる。すなわちこの場合、約１Ｋ
ｅＶ，１０Ｗのドーピングエネルギー、約１００Ｈｚの
パルス長、約１０〜３００ｍＴｏｒｒの圧力、ならびに
約２０ｍＡの電流である。Ａｓドーパントのためのドー
ピング時間は約１〜３分である。典型的には、Ｐドーパ
ントのドーピング時間はＡｓドーパントよりも短い。ｐ
形拡散領域を形成するためにＢドーパントを有するＰＬ
ＡＤはたとえば、０．７〜５ＫｅＶ，１０Ｗのドーピン
グエネルギー、約１００Ｈｚのパルス長、約１５〜３０
０ｍＴｏｒｒの圧力、約１５〜７０ｍＡの電流、および
約１〜５分の期間によって実施される。このようなドー
ピング条件の結果、約１ｘ１０21 原子／ｃｍ3 のドー
パント濃度を有する拡散領域が形成される。当然なが
ら、所望のドーパント濃度を達成するためにこれらのパ
ラメータを変化させることができる。たとえば、種々の
パラメータの調整により、ドーパント濃度を上げたり下
げたりすることができる。
Ｄにより形成される。ＡｓまたはＰのドーパントが、カ
ラーにより保護されていない下部トレンチ側壁上にデポ
ジットされ、ｎ形拡散領域が形成される。１つの実施形
態の場合、ドーパントは以下のパラメータをもつＰＬＡ
Ｄによりデポジットされる。すなわちこの場合、約１Ｋ
ｅＶ，１０Ｗのドーピングエネルギー、約１００Ｈｚの
パルス長、約１０〜３００ｍＴｏｒｒの圧力、ならびに
約２０ｍＡの電流である。Ａｓドーパントのためのドー
ピング時間は約１〜３分である。典型的には、Ｐドーパ
ントのドーピング時間はＡｓドーパントよりも短い。ｐ
形拡散領域を形成するためにＢドーパントを有するＰＬ
ＡＤはたとえば、０．７〜５ＫｅＶ，１０Ｗのドーピン
グエネルギー、約１００Ｈｚのパルス長、約１５〜３０
０ｍＴｏｒｒの圧力、約１５〜７０ｍＡの電流、および
約１〜５分の期間によって実施される。このようなドー
ピング条件の結果、約１ｘ１０21 原子／ｃｍ3 のドー
パント濃度を有する拡散領域が形成される。当然なが
ら、所望のドーパント濃度を達成するためにこれらのパ
ラメータを変化させることができる。たとえば、種々の
パラメータの調整により、ドーパント濃度を上げたり下
げたりすることができる。
【００５５】また、拡散領域をＰＩＩＩを用いたドーパ
ントのデポジットにより、拡散領域を形成することもで
きる。１つの実施形態によれば、ＰやＡｓなどのｎ形ド
ーパントは、以下のパラメータをもつＰＩＩＩによりデ
ポジットされる。すなわちこの場合、約１００ｅＶ〜２
０ＫｅＶ，１５０Ｗのドーピングエネルギー、約１００
Ｈｚ〜１２．５ｋＨｚのパルスレート、約０．５〜５ｍ
Ｔｏｒｒの圧力、約１２０〜２５０゜Ｃのウェハ温度、
ならびに約２〜７０秒のドーピング時間である。このよ
うなドーピング条件の結果、５ｘ１０18 原子／ｃｍ3
〜１ｘ１０22 原子／ｃｍ3 の表面濃度が生じる。もち
ろん、所望のドーパント濃度を得るためにこれらのパラ
メータを変化させることができる。たとえば、種々のパ
ラメータの調整により、ドーパント濃度を上げたり下げ
たりすることができる。
ントのデポジットにより、拡散領域を形成することもで
きる。１つの実施形態によれば、ＰやＡｓなどのｎ形ド
ーパントは、以下のパラメータをもつＰＩＩＩによりデ
ポジットされる。すなわちこの場合、約１００ｅＶ〜２
０ＫｅＶ，１５０Ｗのドーピングエネルギー、約１００
Ｈｚ〜１２．５ｋＨｚのパルスレート、約０．５〜５ｍ
Ｔｏｒｒの圧力、約１２０〜２５０゜Ｃのウェハ温度、
ならびに約２〜７０秒のドーピング時間である。このよ
うなドーピング条件の結果、５ｘ１０18 原子／ｃｍ3
〜１ｘ１０22 原子／ｃｍ3 の表面濃度が生じる。もち
ろん、所望のドーパント濃度を得るためにこれらのパラ
メータを変化させることができる。たとえば、種々のパ
ラメータの調整により、ドーパント濃度を上げたり下げ
たりすることができる。
【００５６】トレンチ下部にエピ層を形成する前に自然
酸化物を除去するために、水素プリベークを実施するこ
とができる。典型的には、水素プリベークは気相ドーピ
ング後に用いられる。水素プリベークが有用となるのは
たとえば、ドーピングまたはエピタキシャル成長のため
に異なるツールが用いられる場合である。このようなシ
ナリオの結果、典型的には、１つのツールから別のツー
ルへの移動中に酸素に晒されることでシリコントレンチ
側壁に形成される薄い酸化膜が生じる。プリベークはた
とえば、約２５ｓｌｍのＨ2 を伴う約２０Ｔｏｒｒの圧
力において約２０秒間、約９００゜Ｃの温度で実行され
る。
酸化物を除去するために、水素プリベークを実施するこ
とができる。典型的には、水素プリベークは気相ドーピ
ング後に用いられる。水素プリベークが有用となるのは
たとえば、ドーピングまたはエピタキシャル成長のため
に異なるツールが用いられる場合である。このようなシ
ナリオの結果、典型的には、１つのツールから別のツー
ルへの移動中に酸素に晒されることでシリコントレンチ
側壁に形成される薄い酸化膜が生じる。プリベークはた
とえば、約２５ｓｌｍのＨ2 を伴う約２０Ｔｏｒｒの圧
力において約２０秒間、約９００゜Ｃの温度で実行され
る。
【００５７】次に図６を参照すると、カラーの下のトレ
ンチ部分にエピ層４６５がデポジットされる。このエピ
層は、ＰまたはＡｓなどｎ形のドーパントによりドーピ
ングされる。１つの実施形態によればこのエピ層は、酸
化物に対し選択的に形成される。この種の技術は、選択
的エピタキシャル成長（selective epi growth, SEG）
と呼ばれる。ＳＥＧについてはたとえば、Wolf, Silico
n Processing for theVLSI Era, Vol.2, Lattice Pres
s, 1990 に記載されており、これを本発明の参考文献と
する。ＳＥＧにより、露出したシリコン上にエピが形成
される。その結果、トレンチ下部における露出した側壁
にエピが形成される一方、カラーおよびパッドスタック
はマスクとしてそれらの上のエピタキシャル成長を防
ぐ。
ンチ部分にエピ層４６５がデポジットされる。このエピ
層は、ＰまたはＡｓなどｎ形のドーパントによりドーピ
ングされる。１つの実施形態によればこのエピ層は、酸
化物に対し選択的に形成される。この種の技術は、選択
的エピタキシャル成長（selective epi growth, SEG）
と呼ばれる。ＳＥＧについてはたとえば、Wolf, Silico
n Processing for theVLSI Era, Vol.2, Lattice Pres
s, 1990 に記載されており、これを本発明の参考文献と
する。ＳＥＧにより、露出したシリコン上にエピが形成
される。その結果、トレンチ下部における露出した側壁
にエピが形成される一方、カラーおよびパッドスタック
はマスクとしてそれらの上のエピタキシャル成長を防
ぐ。
【００５８】１つの実施形態によればエピ層は、短時間
サーマル化学蒸着（rapid thermalchemical vapor depo
sition, RTCVD）によりデポジットされる。エピ層をデ
ポジットするために、他の化学蒸着技術も有用である。
エピの成長のために、四塩化ケイ素（ＳｉＣｌ4）、ジ
クロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（Ｓ
ｉＨＣｌ3）ならびにシラン（ＳｉＨ4）など、種々のシ
リコンソースまたは先駆物質が有用である。水素
（Ｈ2）は希釈物として用いられる。この場合、エピタ
キシャル成長の選択性を強めるために、塩化水素（ＨＣ
ｌ）ガスが用いられる。
サーマル化学蒸着（rapid thermalchemical vapor depo
sition, RTCVD）によりデポジットされる。エピ層をデ
ポジットするために、他の化学蒸着技術も有用である。
エピの成長のために、四塩化ケイ素（ＳｉＣｌ4）、ジ
クロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（Ｓ
ｉＨＣｌ3）ならびにシラン（ＳｉＨ4）など、種々のシ
リコンソースまたは先駆物質が有用である。水素
（Ｈ2）は希釈物として用いられる。この場合、エピタ
キシャル成長の選択性を強めるために、塩化水素（ＨＣ
ｌ）ガスが用いられる。
【００５９】１つの実施形態によれば、エピタキシャル
成長中、エピ層はドーパントによりその場的にドーピン
グされる。その場的なドーピングは、成長中に反応装置
へドーパントを流入させることにより達成される。たと
えばＰＨ3 （Ｐソース）またはＡｓＨ3 （Ａｓソース）
が反応装置へ導入され、ｎ形にドーピングされたエピ層
が形成される。ｐ形エピ層も使用できる。ｐ形エピ層の
ためのｐ形ドーパントソースとしては、Ｂ2Ｈ6 が使用
される。このようなｐ形のエピ層は、ｐチャネルアレイ
ディバイスによって有用となる。典型的には約５〜５０
ｎｍ／ｍｉｎというような十分に高い成長レートを達成
するために、デポジット温度は約８５０〜１０５０゜Ｃ
となる。もちろん、温度を上げたり下げたりしていっそ
う高い成長レートまたはいっそう低い成長レートを達成
するために、温度を変化させることができる。ＨＣｌや
Ｈ2 の流れを変化させることにより、および／またはエ
ピ形成中に、選択性がコントロールされる。エピタキシ
ャル成長の選択性を高くしたり低くしたりする目的で、
所望の範囲内でドーパント濃度を変化させることができ
る。また、ドープされていないかまたは低濃度でドープ
されたエピ層のデポジットも有用である。その理由は、
拡散領域をドーパントをエピ層へと拡散させることので
きるソースとして利用可能だからである。
成長中、エピ層はドーパントによりその場的にドーピン
グされる。その場的なドーピングは、成長中に反応装置
へドーパントを流入させることにより達成される。たと
えばＰＨ3 （Ｐソース）またはＡｓＨ3 （Ａｓソース）
が反応装置へ導入され、ｎ形にドーピングされたエピ層
が形成される。ｐ形エピ層も使用できる。ｐ形エピ層の
ためのｐ形ドーパントソースとしては、Ｂ2Ｈ6 が使用
される。このようなｐ形のエピ層は、ｐチャネルアレイ
ディバイスによって有用となる。典型的には約５〜５０
ｎｍ／ｍｉｎというような十分に高い成長レートを達成
するために、デポジット温度は約８５０〜１０５０゜Ｃ
となる。もちろん、温度を上げたり下げたりしていっそ
う高い成長レートまたはいっそう低い成長レートを達成
するために、温度を変化させることができる。ＨＣｌや
Ｈ2 の流れを変化させることにより、および／またはエ
ピ形成中に、選択性がコントロールされる。エピタキシ
ャル成長の選択性を高くしたり低くしたりする目的で、
所望の範囲内でドーパント濃度を変化させることができ
る。また、ドープされていないかまたは低濃度でドープ
されたエピ層のデポジットも有用である。その理由は、
拡散領域をドーパントをエピ層へと拡散させることので
きるソースとして利用可能だからである。
【００６０】埋め込みプレートのドーパント濃度は設計
要求に依存する。たとえば、空間電荷領域よりも厚い高
濃度でドーピングされた埋め込みプレートを設けるのが
望ましく、それというのもこれによって、電圧バイアス
が存在するときに電流の流れが止められるからである。
この場合、ドーパント濃度は約１ｘ１０18 原子／ｃｍ3
よりも大きい。ドーパント濃度はたとえば、約１ｘ１
０18 〜１ｘ１０20 原子／ｃｍ3 である。典型的には、
ドーパント濃度は約１ｘ１０19 〜１ｘ１０20原子／ｃ
ｍ3 である。
要求に依存する。たとえば、空間電荷領域よりも厚い高
濃度でドーピングされた埋め込みプレートを設けるのが
望ましく、それというのもこれによって、電圧バイアス
が存在するときに電流の流れが止められるからである。
この場合、ドーパント濃度は約１ｘ１０18 原子／ｃｍ3
よりも大きい。ドーパント濃度はたとえば、約１ｘ１
０18 〜１ｘ１０20 原子／ｃｍ3 である。典型的には、
ドーパント濃度は約１ｘ１０19 〜１ｘ１０20原子／ｃ
ｍ3 である。
【００６１】埋め込み層の望ましい厚さは、設計要求と
ドーパント濃度に依存する。典型的には、所望の厚さは
約１〜１０ｎｍである。もちろん、種々の適用事例のた
めに厚さを変化させることができる。逆にエピ層の所望
の厚さは、そこにおけるドーパント濃度に関連する。高
いドーパント濃度であれば、いっそう薄いエピ層を使用
できる。これとは逆に、低いドーパント濃度であれば、
いっそう厚いエピ層を使用することになる。たとえば、
約４ｘ１０19 原子／ｃｍ-3 のドーパント濃度をもつエ
ピ層は、約４ｎｍの厚さよりも厚いかまたはそれに等し
い。
ドーパント濃度に依存する。典型的には、所望の厚さは
約１〜１０ｎｍである。もちろん、種々の適用事例のた
めに厚さを変化させることができる。逆にエピ層の所望
の厚さは、そこにおけるドーパント濃度に関連する。高
いドーパント濃度であれば、いっそう薄いエピ層を使用
できる。これとは逆に、低いドーパント濃度であれば、
いっそう厚いエピ層を使用することになる。たとえば、
約４ｘ１０19 原子／ｃｍ-3 のドーパント濃度をもつエ
ピ層は、約４ｎｍの厚さよりも厚いかまたはそれに等し
い。
【００６２】いくつかの実施形態において、ドープされ
ていないかまたは低濃度でドーピングされている
（ｐ−）エピスペーサ層（図示せず）が、基板といっそ
う高濃度でドーピングされたエピ埋め込みプレートとの
間に選択的に設けられる。このようなエピスペーサ層
は、高濃度でドーピングされた基板が用いられるとき
に、殊に有用である。そしてこのスペーサ層によって、
ｎ＋エピ埋め込みプレートとｐ＋基板との間のドーパン
トの分離が改善される。スペーサ層の厚さは、たとえば
約１〜１０ｎｍである。
ていないかまたは低濃度でドーピングされている
（ｐ−）エピスペーサ層（図示せず）が、基板といっそ
う高濃度でドーピングされたエピ埋め込みプレートとの
間に選択的に設けられる。このようなエピスペーサ層
は、高濃度でドーピングされた基板が用いられるとき
に、殊に有用である。そしてこのスペーサ層によって、
ｎ＋エピ埋め込みプレートとｐ＋基板との間のドーパン
トの分離が改善される。スペーサ層の厚さは、たとえば
約１〜１０ｎｍである。
【００６３】図７によれば誘電層４６４がウェハ表面の
上に形成され、これによってカラーおよびエピ埋め込み
プレートを含むトレンチ内部が覆われる。誘電層は、キ
ャパシタの電極を分離するノード誘電体として用いられ
る。１つの実施形態によれば、誘電層は窒化物／酸化物
（ＮＯ）フィルムスタックから成る。ＮＯフィルムスタ
ックは、たとえば窒化物層のデポジットにより形成され
る。窒化物層をデポジットするために、ＦＴＰツールに
おけるＣＶＤを使用できる。典型的には、窒化物層の厚
さは約５ｎｍである。この場合、窒化物層を緻密にする
ため、それを約９００゜Ｃの温度で酸化させる。酸化プ
ロセスの結果、実質的に窒化物層と同じ厚さかあるいは
僅かに厚みの増したＮＯ層が生じる。ＮＯ層を使用する
ことで、ノード誘電体の品質が改善される。酸化物、酸
化窒化物、酸化／窒化／酸化物（ＯＮＯ）、酸化／窒化
／酸化／窒化物（ＯＮＯＮ）、あるいは窒化／酸化／窒
化／酸化物（ＮＯＮＯ）など、他の誘電体フィルムまた
はフィルムスタックも有用である。
上に形成され、これによってカラーおよびエピ埋め込み
プレートを含むトレンチ内部が覆われる。誘電層は、キ
ャパシタの電極を分離するノード誘電体として用いられ
る。１つの実施形態によれば、誘電層は窒化物／酸化物
（ＮＯ）フィルムスタックから成る。ＮＯフィルムスタ
ックは、たとえば窒化物層のデポジットにより形成され
る。窒化物層をデポジットするために、ＦＴＰツールに
おけるＣＶＤを使用できる。典型的には、窒化物層の厚
さは約５ｎｍである。この場合、窒化物層を緻密にする
ため、それを約９００゜Ｃの温度で酸化させる。酸化プ
ロセスの結果、実質的に窒化物層と同じ厚さかあるいは
僅かに厚みの増したＮＯ層が生じる。ＮＯ層を使用する
ことで、ノード誘電体の品質が改善される。酸化物、酸
化窒化物、酸化／窒化／酸化物（ＯＮＯ）、酸化／窒化
／酸化／窒化物（ＯＮＯＮ）、あるいは窒化／酸化／窒
化／酸化物（ＮＯＮＯ）など、他の誘電体フィルムまた
はフィルムスタックも有用である。
【００６４】ポリシリコン層４６１がウェハ表面にデポ
ジットされ、これによりトレンチが充填され、パッドス
タックが覆われる。ポリシリコンはたとえばＣＶＤによ
りデポジットされる。図示されているように、ポリシリ
コン層はコンフォーマルである。ポリシリコン層は、Ｐ
やＡｓなどｎ形ドーパントによりその場的にドーピング
される。１つの実施形態によれば、ポリシリコン層はＡ
ｓによりドーピングされる。ポリシリコン層におけるＡ
ｓの濃度は、約１ｘ１０19 〜１ｘ１０20 原子／ｃｍ-3
である。ドーピングされたポリシリコンは、キャパシ
タのノード電極として用いられる。
ジットされ、これによりトレンチが充填され、パッドス
タックが覆われる。ポリシリコンはたとえばＣＶＤによ
りデポジットされる。図示されているように、ポリシリ
コン層はコンフォーマルである。ポリシリコン層は、Ｐ
やＡｓなどｎ形ドーパントによりその場的にドーピング
される。１つの実施形態によれば、ポリシリコン層はＡ
ｓによりドーピングされる。ポリシリコン層におけるＡ
ｓの濃度は、約１ｘ１０19 〜１ｘ１０20 原子／ｃｍ-3
である。ドーピングされたポリシリコンは、キャパシ
タのノード電極として用いられる。
【００６５】次に図８を参照すると、過剰なポリシリコ
ンとハードマスクが、たとえばエッチングステップと研
磨ステップのシーケンスにより除去される。化学的機械
的研磨（ＣＭＰ）などの研磨技術が有用である。この場
合、ＣＭＰストップ層としてパッドストップ層４０５が
用いられ、これによって窒化物層に達すると研磨が停止
される。あとに続くプロセスのために、窒化物層４０５
とトレンチポリシリコンとの間の実質的に平坦な表面が
形成される。いくつかの実施形態によれば、プロセスの
流れで先にハードマスクを除去することができる。
ンとハードマスクが、たとえばエッチングステップと研
磨ステップのシーケンスにより除去される。化学的機械
的研磨（ＣＭＰ）などの研磨技術が有用である。この場
合、ＣＭＰストップ層としてパッドストップ層４０５が
用いられ、これによって窒化物層に達すると研磨が停止
される。あとに続くプロセスのために、窒化物層４０５
とトレンチポリシリコンとの間の実質的に平坦な表面が
形成される。いくつかの実施形態によれば、プロセスの
流れで先にハードマスクを除去することができる。
【００６６】ウェハ表面が平坦化された後、トレンチ内
のドーピングされたポリシリコン４６１が、たとえば反
応性イオンエッチング（ＲＩＥ）により掘り下げられ、
埋め込みストラップが形成される。１つの実施形態によ
れば、ポリシリコンはシリコン表面下約１００ｎｍまで
掘り下げられる。このように掘り下げることで、カラー
４６８の上部が露出する。カラーの露出した上部は、典
型的にはウェットエッチングにより除去される。ウェッ
トエッチングによりカラーがオーバエッチングされ、こ
れによってポリシリコン４６１の頂部表面４６３の下ま
で掘り下げられる。典型的には、オーバエッチングによ
りカラーはポリシリコンの下約５０ｎｍまで掘り下げら
れる。埋め込みストラップを形成するための他の技術も
有用である。
のドーピングされたポリシリコン４６１が、たとえば反
応性イオンエッチング（ＲＩＥ）により掘り下げられ、
埋め込みストラップが形成される。１つの実施形態によ
れば、ポリシリコンはシリコン表面下約１００ｎｍまで
掘り下げられる。このように掘り下げることで、カラー
４６８の上部が露出する。カラーの露出した上部は、典
型的にはウェットエッチングにより除去される。ウェッ
トエッチングによりカラーがオーバエッチングされ、こ
れによってポリシリコン４６１の頂部表面４６３の下ま
で掘り下げられる。典型的には、オーバエッチングによ
りカラーはポリシリコンの下約５０ｎｍまで掘り下げら
れる。埋め込みストラップを形成するための他の技術も
有用である。
【００６７】さらにポリシリコン層４６２が基板の上に
デポジットされ、これによって窒化物層が覆われ、トレ
ンチの掘り下げられた上部が充填される。典型的には、
ポリシリコン層は真性またはドーピングされていないポ
リシリコン層である。トレンチを充填するためにアモル
ファスシリコンも有用である。抵抗を下げるため、設計
要求に応じて層４６２をドーピングすることもできる。
ポリシリコン層は、下方の窒化物層に向かって平坦化さ
れる。平坦化後、トレンチ内のポリシリコンはたとえば
基板表面下約５０ｎｍまで掘り下げられ、埋め込みスト
ラップ４６２が形成される。上述の実施形態の場合、埋
め込みストラップは約１０ｎｍの厚さである。もちろ
ん、設計要求により指定されたように埋め込みストラッ
プを生じさせるために、種々の凹部形成を最適化するこ
とができる。埋め込みストラップを形成するための他の
技術も有用である。
デポジットされ、これによって窒化物層が覆われ、トレ
ンチの掘り下げられた上部が充填される。典型的には、
ポリシリコン層は真性またはドーピングされていないポ
リシリコン層である。トレンチを充填するためにアモル
ファスシリコンも有用である。抵抗を下げるため、設計
要求に応じて層４６２をドーピングすることもできる。
ポリシリコン層は、下方の窒化物層に向かって平坦化さ
れる。平坦化後、トレンチ内のポリシリコンはたとえば
基板表面下約５０ｎｍまで掘り下げられ、埋め込みスト
ラップ４６２が形成される。上述の実施形態の場合、埋
め込みストラップは約１０ｎｍの厚さである。もちろ
ん、設計要求により指定されたように埋め込みストラッ
プを生じさせるために、種々の凹部形成を最適化するこ
とができる。埋め込みストラップを形成するための他の
技術も有用である。
【００６８】図９によれば、ＤＲＡＭセルの活性領域が
規定される。この場合、反射防止コーティング（ＡＲ
Ｃ）層が基板表面上にデポジットされ、これにより窒化
物層とストラップが被覆される。ＡＲＣは、活性領域
（ＡＡ）を規定するためのリソグラフィプロセスの解像
度を改善するために用いられる。ＡＲＣ層の上にレジス
ト層が形成され、これはＡＡエッチマスクとして用いら
れる。次に、慣用のリソグラフィ技術により活性領域が
規定される。セルの非活性領域は、たとえばＲＩＥによ
り異方性でエッチングされ、これによりその中にシャロ
ウトレンチ４７９が形成される。非活性領域は、ＳＴＩ
を形成すべき領域である。
規定される。この場合、反射防止コーティング（ＡＲ
Ｃ）層が基板表面上にデポジットされ、これにより窒化
物層とストラップが被覆される。ＡＲＣは、活性領域
（ＡＡ）を規定するためのリソグラフィプロセスの解像
度を改善するために用いられる。ＡＲＣ層の上にレジス
ト層が形成され、これはＡＡエッチマスクとして用いら
れる。次に、慣用のリソグラフィ技術により活性領域が
規定される。セルの非活性領域は、たとえばＲＩＥによ
り異方性でエッチングされ、これによりその中にシャロ
ウトレンチ４７９が形成される。非活性領域は、ＳＴＩ
を形成すべき領域である。
【００６９】図示されているように、非活性領域はトレ
ンチの一部分とオーバラップしており、これによりスト
ラップの一部分が切断される。この場合、埋め込みスト
ラップの残りの部分を介して、ストレージノードとノー
ドジャンクションとの間に電流を流すことができる。典
型的には、ＳＴＩはトレンチ幅のおおよそ半分だけオー
バラップしている。ＳＴＩの深さは埋め込みストラップ
よりも下になるような深さであり、これによって隣接セ
ル間におけるストラップどおしの漏れが防止される。Ｓ
ＴＩの深さはシリコン表面下約０．５２μｍである。
ンチの一部分とオーバラップしており、これによりスト
ラップの一部分が切断される。この場合、埋め込みスト
ラップの残りの部分を介して、ストレージノードとノー
ドジャンクションとの間に電流を流すことができる。典
型的には、ＳＴＩはトレンチ幅のおおよそ半分だけオー
バラップしている。ＳＴＩの深さは埋め込みストラップ
よりも下になるような深さであり、これによって隣接セ
ル間におけるストラップどおしの漏れが防止される。Ｓ
ＴＩの深さはシリコン表面下約０．５２μｍである。
【００７０】非活性領域がエッチングされた後、レジス
トとＡＲＣが除去される。レジストあるいはＡＲＣの残
留物が残されないようにする目的で、洗浄ステップを採
用することができる。また、酸素がシリコンやポリシリ
コン側壁に拡散しないようにする目的で、非活性領域を
保護する窒化物ライナが設けられる。典型的には、窒化
物ライナの形成よりも前に、露出したシリコン上にパッ
シベーション酸化物を熱的に成長させる。窒化物ライナ
は、たとえば低圧化学蒸着（ＬＰＣＶＤ）により形成さ
れる。窒化物ライナは基板表面上に形成され、これによ
って窒化物層と非活性ＳＴＩ領域が覆われる。
トとＡＲＣが除去される。レジストあるいはＡＲＣの残
留物が残されないようにする目的で、洗浄ステップを採
用することができる。また、酸素がシリコンやポリシリ
コン側壁に拡散しないようにする目的で、非活性領域を
保護する窒化物ライナが設けられる。典型的には、窒化
物ライナの形成よりも前に、露出したシリコン上にパッ
シベーション酸化物を熱的に成長させる。窒化物ライナ
は、たとえば低圧化学蒸着（ＬＰＣＶＤ）により形成さ
れる。窒化物ライナは基板表面上に形成され、これによ
って窒化物層と非活性ＳＴＩ領域が覆われる。
【００７１】さらに基板表面上には誘電材料４８０がデ
ポジットされ、これによりシャロウトレンチ４７９が充
填される。この場合、誘電材料はたとえばＳｉＯ2 から
成る。１つの実施形態によれば、誘電材料はＴＥＯＳで
ある。誘電層の厚さは、非活性領域を充填するのに十分
な厚さである。基板表面は、ＳＴＩと窒化物の頂部表面
が実質的に平坦となるよう研磨される。
ポジットされ、これによりシャロウトレンチ４７９が充
填される。この場合、誘電材料はたとえばＳｉＯ2 から
成る。１つの実施形態によれば、誘電材料はＴＥＯＳで
ある。誘電層の厚さは、非活性領域を充填するのに十分
な厚さである。基板表面は、ＳＴＩと窒化物の頂部表面
が実質的に平坦となるよう研磨される。
【００７２】図１０に示されているように、その後、窒
化物層がたとえば化学的ウェットエッチングにより除去
される。この場合、化学的ウェットエッチングは酸化物
に対し選択性である。また、パッド酸化物もこの時点
で、シリコンに対し選択的な化学的ウェットエッチング
により除去される。パッド酸化物の除去後、ウェハ表面
上に酸化物層が形成される。”ゲート犠牲層”と呼ばれ
るこの酸化物層は、後続のインプランテーションのため
のスクリーン酸化物として用いられる。
化物層がたとえば化学的ウェットエッチングにより除去
される。この場合、化学的ウェットエッチングは酸化物
に対し選択性である。また、パッド酸化物もこの時点
で、シリコンに対し選択的な化学的ウェットエッチング
により除去される。パッド酸化物の除去後、ウェハ表面
上に酸化物層が形成される。”ゲート犠牲層”と呼ばれ
るこの酸化物層は、後続のインプランテーションのため
のスクリーン酸化物として用いられる。
【００７３】ＤＲＡＭセルにおけるｎチャネルアクセス
トランジスタのｐ形ウェル４３０のための領域を規定す
るため、酸化物層の頂部にレジスト層がデポジットさ
れ、ｐウェル領域が露出するよう適切にパターニングさ
れる。図示されているように、ボロン（Ｂ）などのｐ形
ドーパントがウェル領域にインプラントされる。その
際、ドーパントは、パンチスルーの防止とシート抵抗の
低減に十分な深さで注入される。ドーパントプロファイ
ルは、所望の電気特性が得られるよう、たとえば所望の
ゲート閾値電圧（Ｖt）が得られるように調整される。
トランジスタのｐ形ウェル４３０のための領域を規定す
るため、酸化物層の頂部にレジスト層がデポジットさ
れ、ｐウェル領域が露出するよう適切にパターニングさ
れる。図示されているように、ボロン（Ｂ）などのｐ形
ドーパントがウェル領域にインプラントされる。その
際、ドーパントは、パンチスルーの防止とシート抵抗の
低減に十分な深さで注入される。ドーパントプロファイ
ルは、所望の電気特性が得られるよう、たとえば所望の
ゲート閾値電圧（Ｖt）が得られるように調整される。
【００７４】さらに、ｎチャネルサポート回路のための
ｐウェルも形成される。また、相補形金属酸化膜シリコ
ン（ＣＭＯＳ）ディバイスにおける相補ウェルのため
に、ｎウェルが形成される。ｎウェルを規定して成形す
るために、付加的なリソグラフィステップとインプラン
テーションステップが必要である。
ｐウェルも形成される。また、相補形金属酸化膜シリコ
ン（ＣＭＯＳ）ディバイスにおける相補ウェルのため
に、ｎウェルが形成される。ｎウェルを規定して成形す
るために、付加的なリソグラフィステップとインプラン
テーションステップが必要である。
【００７５】ｐウェルの場合のように、所望の電気的特
性を達成するためにｎウェルのプロファイルが調整され
る。ウェルが形成された後、ゲート犠牲層が除去され
る。ドープされたウェルを、プロセスの流れで先に形成
することもできる。プロセスの流れで先にドーピングさ
れたウェルを形成するのも有用である。
性を達成するためにｎウェルのプロファイルが調整され
る。ウェルが形成された後、ゲート犠牲層が除去され
る。ドープされたウェルを、プロセスの流れで先に形成
することもできる。プロセスの流れで先にドーピングさ
れたウェルを形成するのも有用である。
【００７６】トランジスタのゲートを成す種々の層が、
基板上にデポジットされる。このような層はたとえばゲ
ート酸化物４１１、ポリシリコン４１５（これはＷＳｉ
x ここでｘ＝２〜３などのシリサイドも含む）、ならび
に窒化物４１６を有している。ついでこれらの層がパタ
ーニングされて、トランジスタ４１０のゲートスタック
が形成される。パッシングゲートスタック４２０は典型
的にはトレンチ上部に形成され、トレンチ頂部のＳＴＩ
と酸化物によりそこから分離される。さらに、Ｐまたは
Ａｓなどｎ形のドーパントのインプランテーションによ
り、拡散領域４１３，４１４が形成される。１つの実施
形態によれば、Ｐドーパントがソース／ドレイン領域に
注入される。この場合、ドーズ量とエネルギーは、所望
の動作特性を実現するドーパントプロファイルが生じる
ように選定される。拡散ならびにゲートに対する拡散領
域のアライメントを改善するために、窒化物スペーサ
（図示せず）を用いることができる。トランジスタをト
レンチと接続するため、ストラップ４６２を介したドー
パントの外方拡散により、ノードジャンクション４２５
が形成される。
基板上にデポジットされる。このような層はたとえばゲ
ート酸化物４１１、ポリシリコン４１５（これはＷＳｉ
x ここでｘ＝２〜３などのシリサイドも含む）、ならび
に窒化物４１６を有している。ついでこれらの層がパタ
ーニングされて、トランジスタ４１０のゲートスタック
が形成される。パッシングゲートスタック４２０は典型
的にはトレンチ上部に形成され、トレンチ頂部のＳＴＩ
と酸化物によりそこから分離される。さらに、Ｐまたは
Ａｓなどｎ形のドーパントのインプランテーションによ
り、拡散領域４１３，４１４が形成される。１つの実施
形態によれば、Ｐドーパントがソース／ドレイン領域に
注入される。この場合、ドーズ量とエネルギーは、所望
の動作特性を実現するドーパントプロファイルが生じる
ように選定される。拡散ならびにゲートに対する拡散領
域のアライメントを改善するために、窒化物スペーサ
（図示せず）を用いることができる。トランジスタをト
レンチと接続するため、ストラップ４６２を介したドー
パントの外方拡散により、ノードジャンクション４２５
が形成される。
【００７７】さらにウェハ表面上に誘電層４８９が形成
されて平坦化され、これによりゲートと基板の表面が覆
われる。この場合、誘電層はたとえばＢＰＳＧから成
る。ＴＥＯＳなど他の誘電層も有用である。たとえば、
窒化物から成るライナ層４１７が誘電層４８９よりも先
に形成され、これはボーダレスコンタクト開口部形成用
のエッチストップとして用いられる。図示されているよ
うに、ボーダレスコンタクト開口部４８３は、拡散領域
４１３が露出するようにエッチングされる。次にコンタ
クト開口部は、ｎ＋でドーピングされたポリシリコンな
どの導電材料たは他の導電材料により充填され、これに
よりその中にコンタクトスタッドが形成される。さら
に、誘電層の上にビットライン４８５を成す金属層が形
成され、これによりコンタクトスタッドを介して拡散領
域との接触が行われる。
されて平坦化され、これによりゲートと基板の表面が覆
われる。この場合、誘電層はたとえばＢＰＳＧから成
る。ＴＥＯＳなど他の誘電層も有用である。たとえば、
窒化物から成るライナ層４１７が誘電層４８９よりも先
に形成され、これはボーダレスコンタクト開口部形成用
のエッチストップとして用いられる。図示されているよ
うに、ボーダレスコンタクト開口部４８３は、拡散領域
４１３が露出するようにエッチングされる。次にコンタ
クト開口部は、ｎ＋でドーピングされたポリシリコンな
どの導電材料たは他の導電材料により充填され、これに
よりその中にコンタクトスタッドが形成される。さら
に、誘電層の上にビットライン４８５を成す金属層が形
成され、これによりコンタクトスタッドを介して拡散領
域との接触が行われる。
【００７８】択一的に、埋め込みストラップの代わりに
表面ストラップが用いられる。表面ストラップの使用に
より、図８のところで説明した埋め込みストラップを形
成するためにポリシリコンを掘り下げる必要がなくな
る。キャパシタをトランジスタと接続する表面ストラッ
プを形成するための技術はよく知られており、ここでは
説明しない。
表面ストラップが用いられる。表面ストラップの使用に
より、図８のところで説明した埋め込みストラップを形
成するためにポリシリコンを掘り下げる必要がなくな
る。キャパシタをトランジスタと接続する表面ストラッ
プを形成するための技術はよく知られており、ここでは
説明しない。
【００７９】図１１〜図１３には、エピ埋め込みプレー
トを形成する前にカラーを形成するためのプロセスが示
されている。このようなプロセスは、並行して出願中の
アメリカ合衆国特許出願 USSN 09/055,506 (attorney d
ocket number 98 P 7491）,"TRENCH CAPACITOR WITH IS
OLATION COLLAR" に記載されており、これを本発明の参
考文献とする。図１１に示されているように、半導体基
板５０１が用意される。基板はたとえばシリコンから成
る。他の形式の基板も有用である。この基板は埋め込み
ウェル５７０から成る。基板表面上に、パッド酸化物、
パッド窒化物、ハードマスク層など種々のパッド層から
成るパッドスタック５０７が形成される。このパッドス
タックはパターニングされて、ＲＩＥによりトレンチ５
０９の形成される領域が規定される。トレンチは、ポリ
シリコンあるいはアモルファスシリコンなどの犠牲材料
５１１により充填される。約１０５０〜１１００゜Ｃに
耐え得る他の犠牲材料も有用である。この犠牲材料は、
カラーの底部と等しい深さまで掘り下げられる。
トを形成する前にカラーを形成するためのプロセスが示
されている。このようなプロセスは、並行して出願中の
アメリカ合衆国特許出願 USSN 09/055,506 (attorney d
ocket number 98 P 7491）,"TRENCH CAPACITOR WITH IS
OLATION COLLAR" に記載されており、これを本発明の参
考文献とする。図１１に示されているように、半導体基
板５０１が用意される。基板はたとえばシリコンから成
る。他の形式の基板も有用である。この基板は埋め込み
ウェル５７０から成る。基板表面上に、パッド酸化物、
パッド窒化物、ハードマスク層など種々のパッド層から
成るパッドスタック５０７が形成される。このパッドス
タックはパターニングされて、ＲＩＥによりトレンチ５
０９の形成される領域が規定される。トレンチは、ポリ
シリコンあるいはアモルファスシリコンなどの犠牲材料
５１１により充填される。約１０５０〜１１００゜Ｃに
耐え得る他の犠牲材料も有用である。この犠牲材料は、
カラーの底部と等しい深さまで掘り下げられる。
【００８０】誘電層５６７がデポジットされ、これによ
りトレンチ側壁と犠牲材料の表面が裏打ちされる。この
誘電層はたとえば酸化物から成り、これはカラー酸化物
として用いられる。１つの実施形態によればこの誘電層
は、まずはじめに熱酸化物の薄い層を成長させ、その上
にＴＥＯＳ層をデポジットすることにより形成される。
酸化物の厚さはたとえば約５〜１０ｎｍであり、カラー
は約２０〜５０ｎｍの厚さである。択一的に、誘電層は
熱酸化物から成る。また、誘電層の上に窒化物ライナを
形成させることができる。カラーとして用いられる他の
種類の誘電体も有用である。
りトレンチ側壁と犠牲材料の表面が裏打ちされる。この
誘電層はたとえば酸化物から成り、これはカラー酸化物
として用いられる。１つの実施形態によればこの誘電層
は、まずはじめに熱酸化物の薄い層を成長させ、その上
にＴＥＯＳ層をデポジットすることにより形成される。
酸化物の厚さはたとえば約５〜１０ｎｍであり、カラー
は約２０〜５０ｎｍの厚さである。択一的に、誘電層は
熱酸化物から成る。また、誘電層の上に窒化物ライナを
形成させることができる。カラーとして用いられる他の
種類の誘電体も有用である。
【００８１】次に図１２を参照すると、犠牲材料５１１
を露出させるために、カラー開口エッチングが実施され
る。カラーを開口するためにＲＩＥなどの異方性エッチ
ングが使用される。このＲＩＥにより、パッドスタック
表面と犠牲材料５１１の頂部から誘電層も除去され、そ
の際、カラー５６８が形成されるよう、シリコン側壁上
に誘電層が残されたままになる。図示されているよう
に、トレンチ側壁を裏打ちしている誘電層の上部は、Ｒ
ＩＥによる侵食の結果、テーパ状になっている。しか
し、カラーはあとで基板表面の下へ向かってテーパ部分
を通過して掘り下げられるので、このようなテーパはカ
ラーの機能に悪影響を及ぼさない。
を露出させるために、カラー開口エッチングが実施され
る。カラーを開口するためにＲＩＥなどの異方性エッチ
ングが使用される。このＲＩＥにより、パッドスタック
表面と犠牲材料５１１の頂部から誘電層も除去され、そ
の際、カラー５６８が形成されるよう、シリコン側壁上
に誘電層が残されたままになる。図示されているよう
に、トレンチ側壁を裏打ちしている誘電層の上部は、Ｒ
ＩＥによる侵食の結果、テーパ状になっている。しか
し、カラーはあとで基板表面の下へ向かってテーパ部分
を通過して掘り下げられるので、このようなテーパはカ
ラーの機能に悪影響を及ぼさない。
【００８２】さらに図１３を参照すると、トレンチ下部
においてトレンチ側壁を露出させるため、たとえばウェ
ットエッチングにより犠牲材料５１１が除去される。こ
のプロセスは、図５〜図１０のところで説明したように
して続けられる。
においてトレンチ側壁を露出させるため、たとえばウェ
ットエッチングにより犠牲材料５１１が除去される。こ
のプロセスは、図５〜図１０のところで説明したように
して続けられる。
【００８３】択一的に、カラーをたとえばＬＯＣＯＳ酸
化により形成することができる。ＬＯＣＯＳ酸化技術に
ついては、たとえばアメリカ合衆国特許 US 5,656,535
に記載されており、これを本発明の参考文献とする。こ
のような技術によれば、トレンチ形成後に窒化物層がデ
ポジットされる。窒化物層によりトレンチ側壁が裏打ち
される。窒化物層は、トレンチ側壁を酸化から保護する
のに十分な厚さである。典型的には、窒化物層は約５０
Ａの厚さである。次にレジストがデポジットされ、カラ
ー底部周辺が掘り下げられ、トレンチ上部において窒化
物層が露出する。ウェットエッチングにより、露出した
窒化物が除去される。ついでレジストが除去され、トレ
ンチ底部を裏打ちする窒化物層が残される。次にＬＯＣ
ＯＳ酸化が用いられて、トレンチ上部の露出したトレン
チ側壁に酸化物カラーが形成される。ＬＯＣＯＳカラー
の厚さはたとえば約２０〜３０ｎｍである。このプロセ
スは、図５〜図１０のところで説明したようにして続け
られる。
化により形成することができる。ＬＯＣＯＳ酸化技術に
ついては、たとえばアメリカ合衆国特許 US 5,656,535
に記載されており、これを本発明の参考文献とする。こ
のような技術によれば、トレンチ形成後に窒化物層がデ
ポジットされる。窒化物層によりトレンチ側壁が裏打ち
される。窒化物層は、トレンチ側壁を酸化から保護する
のに十分な厚さである。典型的には、窒化物層は約５０
Ａの厚さである。次にレジストがデポジットされ、カラ
ー底部周辺が掘り下げられ、トレンチ上部において窒化
物層が露出する。ウェットエッチングにより、露出した
窒化物が除去される。ついでレジストが除去され、トレ
ンチ底部を裏打ちする窒化物層が残される。次にＬＯＣ
ＯＳ酸化が用いられて、トレンチ上部の露出したトレン
チ側壁に酸化物カラーが形成される。ＬＯＣＯＳカラー
の厚さはたとえば約２０〜３０ｎｍである。このプロセ
スは、図５〜図１０のところで説明したようにして続け
られる。
【００８４】図１４〜図１６には、エピ埋め込みプレー
トの形成前にカラーを形成するための別のプロセスが示
されている。図１４に示されているように、半導体基板
６０１が用意される。この基板はたとえばシリコンから
成る。ｐ形基板など他の種類の基板も有用である。この
基板は埋め込みウェル６７０を有している。基板表面に
はパッドスタック６０７が設けられており、これはパッ
ド酸化物、パッド窒化物およびハードマスク層など種々
のパッド層から成る。そしてこのパッドスタックがパタ
ーニングされ、ＲＩＥによりトレンチの形成される領域
が規定される。
トの形成前にカラーを形成するための別のプロセスが示
されている。図１４に示されているように、半導体基板
６０１が用意される。この基板はたとえばシリコンから
成る。ｐ形基板など他の種類の基板も有用である。この
基板は埋め込みウェル６７０を有している。基板表面に
はパッドスタック６０７が設けられており、これはパッ
ド酸化物、パッド窒化物およびハードマスク層など種々
のパッド層から成る。そしてこのパッドスタックがパタ
ーニングされ、ＲＩＥによりトレンチの形成される領域
が規定される。
【００８５】次に、規定された領域がたとえば反応性イ
オンエッチング（ＲＩＥ）によりエッチングされてパッ
ドスタックに開口部が形成され、これにより基板が露出
される。露出された基板はカラー底部付近の深さまでエ
ッチングされて、トレンチ６０８が形成される。１つの
実施形態によれば、開口部６０８は約１〜１．５μｍの
深さまでエッチングされる。もちろん、この深さは設計
要求に依存して変化する。
オンエッチング（ＲＩＥ）によりエッチングされてパッ
ドスタックに開口部が形成され、これにより基板が露出
される。露出された基板はカラー底部付近の深さまでエ
ッチングされて、トレンチ６０８が形成される。１つの
実施形態によれば、開口部６０８は約１〜１．５μｍの
深さまでエッチングされる。もちろん、この深さは設計
要求に依存して変化する。
【００８６】次に誘電層６６７がデポジットされ、これ
によりトレンチの側壁と底部が裏打ちされる。この誘電
層はたとえば酸化物から成り、これはカラー酸化物とし
て用いられる。１つの実施形態によればこの誘電層は、
まずはじめに約５〜１０ｎｍの厚さまで熱酸化物の薄い
層を成長させ、ついでその上にＴＥＯＳの層をデポジッ
トさせることにより形成される。典型的には、カラーは
約２０〜５０ｎｍの厚さである。択一的に、誘電層は熱
酸化物から成る。また、この誘電層の上に窒化物ライナ
を形成することができる。なお、カラーとして用いられ
る他の種類の誘電体も有用である。
によりトレンチの側壁と底部が裏打ちされる。この誘電
層はたとえば酸化物から成り、これはカラー酸化物とし
て用いられる。１つの実施形態によればこの誘電層は、
まずはじめに約５〜１０ｎｍの厚さまで熱酸化物の薄い
層を成長させ、ついでその上にＴＥＯＳの層をデポジッ
トさせることにより形成される。典型的には、カラーは
約２０〜５０ｎｍの厚さである。択一的に、誘電層は熱
酸化物から成る。また、この誘電層の上に窒化物ライナ
を形成することができる。なお、カラーとして用いられ
る他の種類の誘電体も有用である。
【００８７】次に図１５を参照すると、カラー開口エッ
チングが実行され、トレンチ６０８の底部表面で基板が
露出される。カラーの開口のために、ＲＩＥなどの異方
性エッチングが使用される。このＲＩＥにより、パッド
スタック表面とトレンチ６０８の底部から誘電層が除去
され、その際、シリコン側壁上にはカラー６６８を成す
誘電層が残されたままになる。図示されているように、
開口部６０８のトレンチ側壁を裏打ちする誘電層の上部
は、ＲＩＥの侵食の結果、テーパ状になっている。しか
しながら、カラーはあとで基板表面の下へ向かってテー
パ部分を通過して掘り下げられるので、このようなテー
パはカラーの機能に悪影響を及ぼさない。
チングが実行され、トレンチ６０８の底部表面で基板が
露出される。カラーの開口のために、ＲＩＥなどの異方
性エッチングが使用される。このＲＩＥにより、パッド
スタック表面とトレンチ６０８の底部から誘電層が除去
され、その際、シリコン側壁上にはカラー６６８を成す
誘電層が残されたままになる。図示されているように、
開口部６０８のトレンチ側壁を裏打ちする誘電層の上部
は、ＲＩＥの侵食の結果、テーパ状になっている。しか
しながら、カラーはあとで基板表面の下へ向かってテー
パ部分を通過して掘り下げられるので、このようなテー
パはカラーの機能に悪影響を及ぼさない。
【００８８】さらに図１６を参照すると、ＲＩＥが実行
される。ＲＩＥにより、トレンチ底部において露出した
基板表面がエッチングされ、これはその深さ方向に延び
ている。ＲＩＥにより基板がエッチングされ、トレンチ
６０９の底部６６９が形成される。典型的には、トレン
チは基板表面下約６〜８μｍの深さである。当然ながら
トレンチの深さは、設計要求やプロセスのケイパビリテ
ィに依存することはいうまでもない。トレンチ形成後、
ハードマスクを除去することができる。択一的に、プロ
セスの流れでそれよりもあとにハードマスクを除去する
こともできる。典型的には、ハードマスクはウェットエ
ッチングにより除去される。このプロセスは、図５〜図
１０のところで説明したようにして続けられる。
される。ＲＩＥにより、トレンチ底部において露出した
基板表面がエッチングされ、これはその深さ方向に延び
ている。ＲＩＥにより基板がエッチングされ、トレンチ
６０９の底部６６９が形成される。典型的には、トレン
チは基板表面下約６〜８μｍの深さである。当然ながら
トレンチの深さは、設計要求やプロセスのケイパビリテ
ィに依存することはいうまでもない。トレンチ形成後、
ハードマスクを除去することができる。択一的に、プロ
セスの流れでそれよりもあとにハードマスクを除去する
こともできる。典型的には、ハードマスクはウェットエ
ッチングにより除去される。このプロセスは、図５〜図
１０のところで説明したようにして続けられる。
【００８９】実験 トレンチ底部を取り囲む拡散領域のドーパント濃度を決
定するために実験を行った。１つの実験によれば、種々
の条件のもとでトレンチをエッチングし、リンのＰＩＩ
Ｉドーピングを行った。この場合、トレンチは約６μｍ
の深さであり、約１７５ｘ３５０ｎｍの開口をもつ。ト
レンチ上部には、約３００ｎｍの厚さのカラー酸化物を
設けた。ＰＩＩＩドーピングを実行したときのパラメー
タを表Ｉに挙げる。ＰＩＩＩドーピング後、トレンチは
ドーピングされていないポリシリコンによって充填し
た。ドーパント濃度はドップダウン２次イオン質量分析
計（ＳＩＭＳ）により測定した。その結果も表Ｉに掲載
する。
定するために実験を行った。１つの実験によれば、種々
の条件のもとでトレンチをエッチングし、リンのＰＩＩ
Ｉドーピングを行った。この場合、トレンチは約６μｍ
の深さであり、約１７５ｘ３５０ｎｍの開口をもつ。ト
レンチ上部には、約３００ｎｍの厚さのカラー酸化物を
設けた。ＰＩＩＩドーピングを実行したときのパラメー
タを表Ｉに挙げる。ＰＩＩＩドーピング後、トレンチは
ドーピングされていないポリシリコンによって充填し
た。ドーパント濃度はドップダウン２次イオン質量分析
計（ＳＩＭＳ）により測定した。その結果も表Ｉに掲載
する。
【００９０】
【表１】
【００９１】別の実験によれば、種々の条件のもとでシ
リコン基板をＰＩＩＩによりヒ素を用いてドーピングし
た。ＴＥＯＳ層を基板の上に形成し、短時間サーマルプ
ロセス（ＲＴＰ）により約９５０゜Ｃの温度で約１０秒
間、アニーリングした。ＰＩＩＩドーピングを実行した
ときのパラメータを表ＩＩに挙げる。ドーパント濃度は
トップダウンＳＩＭＳにより測定した。その結果も表Ｉ
Ｉに掲載する。
リコン基板をＰＩＩＩによりヒ素を用いてドーピングし
た。ＴＥＯＳ層を基板の上に形成し、短時間サーマルプ
ロセス（ＲＴＰ）により約９５０゜Ｃの温度で約１０秒
間、アニーリングした。ＰＩＩＩドーピングを実行した
ときのパラメータを表ＩＩに挙げる。ドーパント濃度は
トップダウンＳＩＭＳにより測定した。その結果も表Ｉ
Ｉに掲載する。
【００９２】
【表２】
【００９３】これまで本発明について詳しく示し、種々
の実施形態を参照して説明してきたが、当業者であれば
本発明の枠内で変形や修正が可能であるのは自明であ
る。実例として挙げるにすぎないが、トレンチキャパシ
タを表面ストラップを用いて形成することもできるし、
あるいは他のセルコンフィグレーションやビットライン
コンフィグレーションを用いることもできる。したがっ
て本発明の範囲は上述の説明によって定まるのではな
く、特許請求の範囲の記載によって定まるものである。
の実施形態を参照して説明してきたが、当業者であれば
本発明の枠内で変形や修正が可能であるのは自明であ
る。実例として挙げるにすぎないが、トレンチキャパシ
タを表面ストラップを用いて形成することもできるし、
あるいは他のセルコンフィグレーションやビットライン
コンフィグレーションを用いることもできる。したがっ
て本発明の範囲は上述の説明によって定まるのではな
く、特許請求の範囲の記載によって定まるものである。
【図１】従来のＤＲＡＭセルを示す図である。
【図２】ＤＲＡＭセルにおける埋め込みプレートを形成
するための従来のプロセスを示す図である。
するための従来のプロセスを示す図である。
【図３】ＤＲＡＭセルにおける埋め込みプレートを形成
するための従来のプロセスを示す図である。
するための従来のプロセスを示す図である。
【図４】本発明の１つの実施形態によるＤＲＡＭセルを
示す図である。
示す図である。
【図５】図４のＤＲＡＭセルを形成するための本発明の
１つの実施形態によるプロセスを示す図である。
１つの実施形態によるプロセスを示す図である。
【図６】図４のＤＲＡＭセルを形成するための本発明の
１つの実施形態によるプロセスを示す図である。
１つの実施形態によるプロセスを示す図である。
【図７】図４のＤＲＡＭセルを形成するための本発明の
１つの実施形態によるプロセスを示す図である。
１つの実施形態によるプロセスを示す図である。
【図８】図４のＤＲＡＭセルを形成するための本発明の
１つの実施形態によるプロセスを示す図である。
１つの実施形態によるプロセスを示す図である。
【図９】図４のＤＲＡＭセルを形成するための本発明の
１つの実施形態によるプロセスを示す図である。
１つの実施形態によるプロセスを示す図である。
【図１０】図４のＤＲＡＭセルを形成するための本発明
の１つの実施形態によるプロセスを示す図である。
の１つの実施形態によるプロセスを示す図である。
【図１１】本発明の１つの実施形態によるカラーを形成
するためのプロセスを示す図である。
するためのプロセスを示す図である。
【図１２】本発明の１つの実施形態によるカラーを形成
するためのプロセスを示す図である。
するためのプロセスを示す図である。
【図１３】本発明の１つの実施形態によるカラーを形成
するためのプロセスを示す図である。
するためのプロセスを示す図である。
【図１４】本発明によるカラーを形成するための別のプ
ロセスを示す図である。
ロセスを示す図である。
【図１５】本発明によるカラーを形成するための別のプ
ロセスを示す図である。
ロセスを示す図である。
【図１６】本発明によるカラーを形成するための別のプ
ロセスを示す図である。
ロセスを示す図である。
３００ ＤＲＡＭセル ３０１ トレンチキャパシタ ３１０ トランジスタ ３１２ ゲートスタック ３１３，３１４ ソース／ドレイン領域 ３１９ チャネル領域 ３２５ ノード拡散領域 ３６２ ストラップ ３６４ ノード誘電層 ３６５ エピタキシャルシリコン層 ３６７ 拡散領域 ３６８ カラー ３８０ シャロウトレンチアイソレーション ３８５ ビットライン ３８９ 誘電層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 マーティン シュレムス ドイツ連邦共和国 ランゲブリュック ブ ルームシュトラーセ ４エー／15 (72)発明者 ジャック マンデルマン アメリカ合衆国 ニューヨーク ストーム ヴィル ジャミー レーン ５ (72)発明者 ヨアヒム ヘプフナー ドイツ連邦共和国 プラネグ マクダレネ ンヴェーク ５ (72)発明者 ヘルベルト シェーファー ドイツ連邦共和国 ヘーエンキルヒェン レルヒェン シュトラーセ 33 (72)発明者 ラインハルト シュテングル ドイツ連邦共和国 シュタットベルゲン ベルクシュトラーセ ３
Claims (1)
- 【請求項１】 半導体集積回路において、 トレンチキャパシタと拡散領域が設けられており、 前記トレンチキャパシタはエピタキシャル層を有し、該
エピタキシャル層によって、カラー酸化物よりも下のト
レンチ側壁下部が裏打ちされ、前記カラー酸化物により
トレンチ上部が裏打ちされ、 前記拡散領域によりトレンチ下部が取り囲まれているこ
とを特徴とする、 半導体集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/105,945 US5945704A (en) | 1998-04-06 | 1998-06-26 | Trench capacitor with epi buried layer |
| US09/105945 | 1998-06-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031427A true JP2000031427A (ja) | 2000-01-28 |
Family
ID=22308666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11180811A Withdrawn JP2000031427A (ja) | 1998-06-26 | 1999-06-25 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5945704A (ja) |
| EP (1) | EP0967653A3 (ja) |
| JP (1) | JP2000031427A (ja) |
| KR (1) | KR100621714B1 (ja) |
| CN (1) | CN1222999C (ja) |
| TW (1) | TW429609B (ja) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218237B1 (en) | 1996-01-03 | 2001-04-17 | Micron Technology, Inc. | Method of forming a capacitor |
| US5981332A (en) * | 1997-09-30 | 1999-11-09 | Siemens Aktiengesellschaft | Reduced parasitic leakage in semiconductor devices |
| US6265741B1 (en) * | 1998-04-06 | 2001-07-24 | Siemens Aktiengesellschaft | Trench capacitor with epi buried layer |
| US6137128A (en) | 1998-06-09 | 2000-10-24 | International Business Machines Corporation | Self-isolated and self-aligned 4F-square vertical fet-trench dram cells |
| US6214687B1 (en) | 1999-02-17 | 2001-04-10 | Micron Technology, Inc. | Method of forming a capacitor and a capacitor construction |
| US6150212A (en) * | 1999-07-22 | 2000-11-21 | International Business Machines Corporation | Shallow trench isolation method utilizing combination of spacer and fill |
| CN1252809C (zh) * | 1999-09-17 | 2006-04-19 | 因芬尼昂技术股份公司 | 在浅槽中形成深槽以隔离半导体器件的自对准方法 |
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| US6339228B1 (en) * | 1999-10-27 | 2002-01-15 | International Business Machines Corporation | DRAM cell buried strap leakage measurement structure and method |
| JP3479010B2 (ja) * | 1999-11-04 | 2003-12-15 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP3457236B2 (ja) * | 1999-11-05 | 2003-10-14 | 茂徳科技股▲ふん▼有限公司 | 深いトレンチキャパシター蓄積電極の製造方法 |
| DE19956078B4 (de) * | 1999-11-22 | 2006-12-28 | Infineon Technologies Ag | Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators |
| DE19956978B4 (de) * | 1999-11-26 | 2008-05-15 | Promos Technologies, Inc. | Verfahren zur Herstellung eines tiefen flaschenförmigen Graben-Kondensators |
| DE19957123B4 (de) * | 1999-11-26 | 2006-11-16 | Infineon Technologies Ag | Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher |
| DE10014920C1 (de) * | 2000-03-17 | 2001-07-26 | Infineon Technologies Ag | Verfahren zur Herstellung eines Grabenkondensators |
| DE10019090A1 (de) * | 2000-04-12 | 2001-10-25 | Infineon Technologies Ag | Grabenkondensator sowie dazugehöriges Herstellungsverfahren |
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