CN1222999C - 带有外延隐埋层的沟槽式电容器 - Google Patents

带有外延隐埋层的沟槽式电容器 Download PDF

Info

Publication number
CN1222999C
CN1222999C CNB991088603A CN99108860A CN1222999C CN 1222999 C CN1222999 C CN 1222999C CN B991088603 A CNB991088603 A CN B991088603A CN 99108860 A CN99108860 A CN 99108860A CN 1222999 C CN1222999 C CN 1222999C
Authority
CN
China
Prior art keywords
dopant
layer
groove
diffusion region
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB991088603A
Other languages
English (en)
Other versions
CN1248066A (zh
Inventor
M·施雷姆斯
H·谢菲尔
J·曼德尔曼
R·斯藤格尔
J·赫普夫纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
International Business Machines Corp
Original Assignee
Siemens AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, International Business Machines Corp filed Critical Siemens AG
Publication of CN1248066A publication Critical patent/CN1248066A/zh
Application granted granted Critical
Publication of CN1222999C publication Critical patent/CN1222999C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

沟槽式电容器，其在沟槽的下部内有epi层。该epi层起沟槽式电容器的隐埋极板的作用。一个扩散区包围沟槽的下部，用以增强epi层的掺杂剂浓度。扩散区例如是通过汽相掺杂、等离子体掺杂或等离子体浸没离子注入法形成的。

Description

带有外延隐埋层的沟槽式电容器
这是1998年4月6日提交的题目为“TREANCH CAPACITOR WITHEPI BURIED LAYER”的USSN09/056119的部分继续申请。
本发明一般而言涉及器件和器件制造，更具体地说涉及沟槽(trench)式电容器。
集成电路(IC)或芯片采用电容器以供电荷存储时使用。采用电容器来存储电荷的IC的一个例子是存储器IC，比如动态随机存取存储器(DRAM)芯片。电容器中电荷的电平(“0”或“1”)代表一比特数据。
DRAM芯片包括由行和列互连而成的存储器单元阵列。通常，行连接和列连接被分别称为字线和位线。从存储器单元读数据或向其写数据是通过激励适当的字线和位线而完成的。
通常，DRAM存储器单元包括一个与电容器相连的晶体管。该晶体管包括被一沟道隔开的两个扩散区，沟道的上方是栅。根据扩散区之间的电流流向，一个被称为漏，而另一个为源。术语“漏”和“源”在本文可以互换地指代两个扩散区。栅连接到字线，一个扩散区连接到位线，而另一扩散区连接到电容器。
在栅上施加适当电压将使晶体管切换至“通”状态，使电流流经扩散区之间的沟道，从而构成电容器和位线之间的连接。关断晶体管将会因阻止电流流经沟道而切断这一连接。
在DRAM中通常使用的一种电容器是沟槽式电容器。沟槽式电容器是形成于衬底中的三维结构。通常，沟槽式电容器包括刻蚀到衬底中的深沟槽。该沟槽例如用n型掺杂多晶硅填充。掺杂多晶硅用作为电容器的一个电极(称为“存储节点(node)”)。一个n型的掺杂区包围沟槽的下部，起第二电极的作用。该掺杂区被称为“隐埋极板”。一个节点介质将隐埋极板和存储节点隔开。
形成隐埋极板的常规技术包括将掺杂剂向外扩散到包围沟槽下部的衬底区域中。掺杂剂源通常由n型掺杂的硅酸盐玻璃，例如掺砷的硅酸盐玻璃(ASG)之类提供。
在构成隐埋极板之后，淀积节点介质，从而构成沟槽的侧壁的一个衬层。但是，形成隐埋极板的常规技术会导致沟槽侧壁的表面相对粗糙。沟槽侧壁的粗糙表面降低了节点介质的质量，对成品率有不利影响。
根据上述讨论，希望能够提供在沟槽侧壁表面粗糙度得到降低的沟槽式电容器。
本发明涉及一种改进了的沟槽式电容器，比如存储器单元所采用的那种。在一个实施例中，沟槽式电容器使用于例如DRAM或嵌入式DRAM芯片之中的一个DRAM单元。沟槽式电容器包括一个衬着沟槽下部的外延层。在一个实施例中，对外延(epi)层掺杂，使其起电容器隐埋极板的作用。沟槽的下部设置了一个扩散区。在epi隐埋极板的上方是介质衬垫圈(collar)。节点介质衬着该介质衬垫圈和epi隐埋极板，使沟槽式电容器的存储节点与隐埋极板隔离。可以提供一个epi隔离层来提供在掺杂的epi隐埋极板和衬底之间的分离。
图1是常规DRAM单元；
图2a-b是用于在DRAM单元内构成隐埋极板的常规工艺；
图3是根据本发明的一个实施例的DRAM单元；
图4a-f是形成图3DRAM单元的本发明一实施例的工艺；
图5a-c是根据本发明一个实施例的形成衬垫圈的一个工艺；
图6a-c是根据本发明的形成衬垫圈的另一个工艺。
本发明一般涉及IC，更具体地说涉及沟槽式电容器。这样的IC包括例如存储器IC，比如随机存取存储器(RAM)，动态RAM(DRAM)，同步DRAM(SDRAM)，静态RAM(SRAM)，和只读存储器(ROM)或其它的存储器IC。其它IC包括逻辑器件，比如可编程逻辑阵列(PLA)，专用集成电路(ASIC)，合并逻辑/存储器IC(嵌入式DRAM)，或任何电路器件。
通常，在一个半导体衬底，比如硅晶片上要并行制造多个IC。在加工之后，晶片被分割，以便将这些IC分离为多个单独的芯片。然后这些芯片被封装成最终产品，以便使用于例如计算机系统，蜂窝电话，个人数字助理(PDA)等消费产品中，和其它产品中。为便于讨论，结合形成单个单元的过程描述本发明。
为便于讨论，对本发明的描述是从一个DRAM单元的角度进行的。但是，本发明一般还延及到沟槽式电容器的形成。为更好地理解本发明，引入了对常规沟槽式电容器DRAM单元的描述。
图1是常规沟槽式电容器DRAM单元100。对此类常规沟槽式电容器DRAM单元的描述例如参见IEDM 93-627的Nesbit等所著的“A0.6μm2 256Mb Trench DRAM Cell With Self-Aligned BuriedStrap(BEST)”，该文章在此引以为参考用。通常，字线和位线将一个存储器单元阵列互连，构成DRAM芯片中的一个单元阵列。
DRAM单元包括在衬底101中形成的沟槽式电容器160。衬底轻掺杂以p型掺杂剂(p-)，比如硼(B)。沟槽通常填充以多晶硅(poly)，此多晶硅重掺杂有n掺杂剂(n+)，比如砷(As)或磷(P)。掺有例如As的隐埋极板165被设置在衬底内，包围着沟槽下部。As从形成于沟槽侧壁上的掺杂剂源，例如ASG扩散到硅衬底中。多晶硅和隐埋极板用作为电容器的电极。节点介质164使这些电极隔离。
DRAM单元还包括晶体管110。该晶体管包括栅112和扩散区113和114。被沟道分离的扩散区是通过注入n型掺杂剂比如磷(P)而形成的。节点扩散区125被称为“节点结”，它将电容器和晶体管耦合到一起。节点扩散区通过将掺杂剂从沟槽多晶硅经隐埋条162向外扩散形成的。
衬垫圈168形成于沟槽的上部处。在本文中，沟槽的上部是指包括衬垫圈的那部分，而下部是指衬垫圈以下的那部分。衬垫圈防止节点结向隐埋极板的泄漏。泄漏是不希望发生的，因为它会降低单元的保持时间。
在衬底表面的下方设置了一个隐埋阱170，该隐埋阱包括n型掺杂剂，比如硼或砷。隐埋n阱中掺杂剂的峰值浓度大约位于衬垫圈的底部处。通常，与隐埋极板相比该阱是轻掺杂的。隐埋阱的作用是连接阵列中各DRAM单元的隐埋极板。
通过在栅和位线上施加适当电压而激励晶体管可以访问沟槽式电容器。一般而言，栅形成字线，而扩散区113经接触区183耦合到DRAM阵列中的位线185。位线185经中间的介质层189与扩散区隔离。
设置了一个浅槽隔离(STI)180，用于使DRAM单元与其它单元或器件隔离。如图所示，字线120形成于沟槽上方，并经STI与其隔离。字线120被称为“传输字线”。这样的结构被称为折叠式位线架构。
图2a-b是形成DRAM单元的隐埋极板的常规工艺。参看图2a，在衬底201的表面上形成衬垫叠层207。该衬垫叠层包括多层，比如衬垫氧化层204和衬垫阻挡层205。衬垫阻挡层由例如氮化物构成。衬垫叠层还包括形成于衬垫阻挡层上方的硬掩模层206。该硬掩模的作用是作为形成沟槽的刻蚀掩模。衬垫叠层是利用常规的光刻和腐蚀技术构图的，从而限定了将要形成沟槽210的区域。
沟槽的形成是利用各向异性刻蚀，比如反应离子刻蚀(RIE)完成的。然后沟槽被衬以ASG层220，ASG层的作用是形成隐埋极板的掺杂剂源。可以在ASG上形成薄的TEOS层，以确保与填充沟槽的淀积抗蚀剂层230有良好的粘附效果。对抗蚀剂层开槽，使沟槽上部的ASG层暴露。暴露的ASG利用湿法腐蚀工艺除去。
参看图2b，抗蚀剂层的其余部分相对于ASG有选择地从沟槽中除去。由例如TEOS构成的介质层208被淀积在沟槽表面。该TEOS层防止砷原子自动掺杂到硅侧壁的暴露上部。进行退火，以便将砷原子由ASG层向外扩散到硅中，从而产生隐埋极板265。隐埋极板的顶部接触隐埋的n阱270。在形成隐埋极板之后，制造DRAM的其余部分，从而得出例如图1所示的DRAM单元。
图3是本发明的一个实施例。如图所示，DRAM单元300包括沟槽式电容器310。根据图示，DRAM单元是一个合成隔离节点沟槽(MINT)单元。采用隐埋极板的其它沟槽单元结构也是可用的。对于一个特征尺寸(F)为0.25μm的256兆比特的DRAM芯片，沟槽式电容器的尺寸是约深7-8μm，宽0.25μm，长0.50μm，而一个单元的尺寸是0.605μm2。当然，这些尺寸可以因设计要求和设计规则而改变。例如，对于一个特征尺寸(F)为0.15μm的DRAM芯片，沟槽式电容器的尺寸是约深7-8μm，宽0.15μm，长0.30μm，而一个单元的尺寸是0.20μm2。
如图所示，沟槽式电容器形成于衬底301，比如一个硅晶片里。也可以采用其它的半导体衬底。例如衬底是用具有导电类型的掺杂剂轻掺杂。在一个实施例中，衬底用p型掺杂剂比如B掺杂。同样也可以采用n型掺杂剂比如砷或磷对衬底轻掺杂。根据设计要求和应用，也可以采用更轻或更重掺杂的衬底。也可以是重掺杂的衬底配有轻掺杂的epi部分。
通常，沟槽含有重度掺有具有第二导电类型的掺杂剂的多晶硅361。多晶硅例如重度掺有n型掺杂剂(n+)，比如砷或磷。在一个实施例中，多晶硅重度掺有砷。砷的浓度是约1-2×1019cm-3。
外延硅(epi)层365衬着在衬垫圈368下方的沟槽下部。该epi层例如自衬底表面下方1.2μm处开始。这一距离取决于衬垫圈和p阱深度。
epi层掺有具有第二导电类型的掺杂剂。在一个实施例中，epi层掺有n型掺杂剂，比如砷或磷。Epi层的作用是电容器的隐埋极板。或者，epi层365可以包括多个epi层。对具有epi隐埋极板的沟槽式电容器的描述参见本说明书的参考文献、题为“TRENCH CAPACITORWITH EPI BURIED LAYER”的美国专利申请USSN09/056119。
一个节点介质层364将电容器的各个电极隔开。在一个实施例中，介质层由氮化物/氧化物构成。氧化物/氮化物/氧化物或其它适当的介质层或层堆，比如氧化物、氮氧化物或NONO也是可用的。如图所示，介质层衬着衬垫圈和epi层。
通过使沟槽的下部衬有epi层，使将要形成节点介质的表面的粗糙度得到了降低。降低表面粗糙度也就减少了节点介质中电场的随机增强和随机缺陷的引入，使得与表面较为粗糙的电容器相比电容穿通电压的分布更为紧密。这提高了生产成品率。
根据本发明的一个实施例，扩散区367包围沟槽的下部。扩散区包括与多晶硅361相同导电类型的掺杂剂，例如n型掺杂剂比如砷或磷。扩散区所起的作用是一个掺杂剂源，掺杂剂从其中扩散到epi隐埋极板365内。掺杂剂源的提供增强或增加了epi隐埋极板的掺杂剂浓度。隐埋极板掺杂剂浓度的增加避免因多数载流子的电学耗尽而引发的电容量损失或使该损失减少，在此情况下多数载流子是来自存储电极的表面的电子。增加掺杂浓度也减少了串联电阻，避免了在读/写时间方面的性能下降。
将电容器的epi隐埋极板365连接到DRAM阵列内的其它电容器的是包含第二导电类型掺杂剂的隐埋阱370。在一个实施例中，隐埋阱是通过注入n型掺杂剂，比如砷或磷而形成的。阱的浓度是大约1×1017-1×1020cm-3。隐埋阱也可以由n型epi层形成。在隐埋阱上耦合了一个参考电压，从而将DRAM阵列内的电容器的隐埋极板连接到公共参考电压。这降低了介质层内的最大电场，从而增加了可靠性。在一个实施例中，参考电压是介于低和高电压限值之间的中间值，通常指VDD/2。其它的参考电压比如地电压也是可用的。同样，与衬底偏压相等的参考电压也是可用的，特别是对于重掺杂的衬底比如p-/p+衬底而言。
在掺杂的多晶硅上方设置了条362。来自掺杂多晶硅361的掺杂剂向外扩散到硅中，形成节点扩散区325或节点结以便将晶体管和电容器连接在一起。尽管示意性实施例是针对隐埋条描述的，但是其它类型的耦合措施比如表面条也是可用的。
衬垫圈368设置在沟槽的上部，并延伸到大约隐埋极板的顶部。根据图示，衬垫圈在衬底表面下方稍稍开槽，以包容隐埋条362。衬垫圈由介质材料构成。在一个实施例中，衬垫圈包括位于TEOS层下方的热氧化物层。热氧化物衬垫圈也是可用的。在某些实施例中，氮化物衬着衬垫圈的表面。衬垫圈防止或减少从节点结向隐埋极板的泄漏。在一个实施例中，衬垫圈大约1.2μm深，20-90nm厚。
在沟槽的顶部设置了一个STI 380，用于将DRAM单元和阵列中的其它单元隔离，以及防止在相邻电容器之间形成搭接条(strap)。如图所示，STI覆盖了沟槽的一部分，留下其余部分以使电流在晶体管和电容器之间流动。在一个实施例中，STI名义上覆盖大约沟槽宽度的一半。STI避免或减少条与条之间的泄漏。STI的深度大约是0.25μm。
在衬底内晶体管310下方设置了一个P型掺杂阱330，以防止穿通现象的发生。晶体管310包括栅叠层312和由沟道区319分开的漏/源扩散区313和314。这些扩散区包括n型掺杂剂，比如砷或磷。扩散区314耦合到节点结325。栅叠层也被称为“字线”，它包括多晶硅层315。通常，多晶硅掺有n或P型掺杂剂。可选的是，在多晶硅层上方形成一个金属硅化物层(未图示)，以减少栅叠层的薄层电阻。该多晶硅和硅化合物有时也称为多晶硅化物(polycide)。
如图所示，栅叠层上覆盖有氮化物层316，该层被使用为隔离字线的蚀刻掩模。另外，侧壁氧化物(未图示)和衬层317用于隔离字线。衬层例如包括氮化物或其它的适合材料。衬层还有在形成无边界接触区383期间作为刻蚀阻挡层的用途。无边界的接触区提供了扩散区313和位线385之间的连接。介质层389比如是BPSG或另一介质材料比如氧化物，将位线和扩散区隔开。通常，阻挡层或衬层(未图示)衬在接触暴露处，以使接触凸起和栅隔开。
传输字线320形成于STI380的上方。该传输字线经STI和厚的氧化物帽与沟槽隔开。在一个实施例中，传输字线的边缘基本上与沟槽侧壁对准。这样的配置被称为重叠式位线架构。其它的配置比如开口或开口-折叠式架构也是可用的。另外，其它采用例如垂直晶体管的单元设计方案也是可用的。
根据本发明的另一实施例，优选将一个epi隔离层设置在沟槽下部沟槽侧壁和epi隐埋极板之间。Epi隔离层初始时是未掺杂的或以具有第二导电类型的掺杂剂，比如砷或磷轻掺杂。该epi隔离层被用于限定扩散区。在一个实施例中，扩散区基本上形成于epi隔离层内。这容易加以实现，办法是例如降低热堆积和/或提供足够厚的隔离层。利用epi隔离层限定扩散区的做法在重掺杂的衬底或采取重掺杂衬底和epi轻掺杂相结合的应用中特别有用。Epi隔离层在衬底和隐埋极板之间产生更缓变的p/n结，由此减少了泄漏。此外，隔离层有利于具有较高掺杂浓度的隐埋极板的形成。
在上文说明中，第一导电类型是p型，而第二导电类型是n型。本发明适用于在n型衬底内形成p型多晶硅的沟槽式电容器。另外，可以用杂质原子对衬底、阱、隐埋极板和DRAM单元的其它部分进行重或轻掺杂，以便获得期望的电学特性。
如图3所述，沟槽式电容器包括由一或多个epi层形成的隐埋极板。Epi层例如是有选择地形成于沟槽的下部上。有利地提供扩散区，以增加epi层的掺杂浓度。在一个实施例中，沟槽式电容器的衬垫圈是在有选择的epi生长和节点介质淀积之前形成的。在有选择的epi生长之前形成衬垫圈的做法有利地提供了与衬垫圈自对准的隐埋极板。诸如“衬垫圈第一工艺”之类的技术有利于在形成隐埋极板之前形成衬垫圈。这样的技术的描述可以参见本文的参考文献，例如授予Ho等人美国专利5656535和授予Kenney的美国专利5264716。其它的采用两步沟槽刻蚀的技术也是可用的。
图4a-f是根据本发明一个实施例的形成DRAM单元的工艺。本发明是在结合具有n沟道器件的存储器单元的情况下描述的。本发明还可以在采用p沟道器件的应用中使用。
参看图4a，衬底401上制造了DRAM单元。衬底例如由硅构成。其它类型的半导体衬底也是可用的。通常衬底轻掺杂有例如p型掺杂剂(p-)，比如硼。硼的浓度是大约1-2×1016原子/cm-3。能够产生重掺杂的p型(p+)衬底的更高浓度的硼也是可用的。也可以采用p/p+epi衬底。通常，epi部分的厚度大约2-3μm，其掺杂剂浓度大约在1016-1017原子/cm-3。为了避免掺杂剂从p+或p-/p+衬底向外扩散，晶片的背面可以用经低温氧化物(LTO)淀积工艺形成的氧化层密封。轻度或重掺杂的n型衬底同样是可用的。
衬底还可以包含n型隐埋阱470。隐埋阱由磷或砷掺杂剂构成。在一个实施例中，为了限定隐埋阱区域刻制了一个掩模。N型掺杂剂比如是磷，被注入衬底的隐埋阱区中。通常，隐埋阱区被设置在阵列器件而不是支撑器件的下方。注入操作是在能量和剂量充足的情况下进行的，以便将磷掺杂剂的峰值浓度淀积在所形成的衬垫圈的底部。隐埋阱的作用是将p阱和衬底隔离，并且还构成在epi板之间的导电桥。磷注入物的浓度和能量的关系是在大约1.5MeV的情况下大约大于1×1013cm-2。或者，隐埋阱是提供注入掺杂剂然后在衬底表面上方生长epi层而形成的。这样的技术在授予Bronner等的美国专利5250829中有所描述，该专利在此引用为参考文献。
通常，衬垫叠层407是在衬底表面上形成的。衬垫叠层包括例如衬垫氧化层404和抛光阻挡层405。抛光阻挡层的作用是在后续处理过程中阻挡抛光或蚀刻用，它可以由例如氮化物构成。衬垫叠层还包括通常由TEOS构成的硬掩模层406。该硬掩模层还可以采用其它的材料，比如BSG。硬掩模层是利用常规的光刻和刻蚀技术构图的，以便限定稍后在其内形成沟槽409的区域。
在沟槽的上部，有一个介质衬垫圈468。在一个实施例中，衬垫圈包括在CVD TEOS下方的热氧化物。通常，衬垫圈的厚度是大约20-50nm。或者，介质层包括热氧化物。衬垫圈还可以包括形成于氧化物上的氮化物衬层。
根据本发明的一个实施例，扩散区467包围衬垫圈的下部。扩散区是通过在衬垫圈侧壁的下部中淀积掺杂剂而形成的。扩散区包括与形成存储节点的掺杂剂导电类型相同的掺杂剂。在一个实施例中，扩散区由n型掺杂剂，比如磷或砷构成。
扩散区的作用是作为掺杂剂源，以提高epi隐埋极板的掺杂剂浓度。将隐埋极板的掺杂剂浓度增加的做法避免或减少了由于多数载流子自存储电极的表面以电气方式泄漏而造成的电容量的丢失，在本例中多数载流子是电子。增加掺杂剂浓度的结果还减少了串联电阻，避免了在读/写时间方面的性能下降。
在一个实施例中，包围沟槽底部的扩散区是由例如汽相掺杂而形成的。其它的技术比如等离子体掺杂(PLAD)和等离子体浸没离子注入(PIII)也是可用的。此类技术描述在题目为“IMPROVED TECHNIQUESFOR FORMING TRENCH CAPACITORS IN AN INTEGRATED CIRCUIT”的共同未决的美国专利申请USSN09/031995(代理人文档号98P7430US)，该申请被本文引用为参考资料。衬垫圈有利地用作为掺杂剂掩模，从而提供了自我对准的扩散区467。
例如，扩散区的表面浓度大于衬底的掺杂剂浓度。在一个实施例中，扩散区的表面浓度大于约1×1018原子/cm3，优选大于约1×1020原子/cm3，更为优选的是大于约1×1022原子/cm3。在另一个实施例中，表面浓度大约是5×1018-1×1020原子/cm2。在又另一个实施例中，表面浓度是大约5×1018-1×1022原子/cm2。扩散区的表面结深度大约是F的10-70％，优选大约是F的30-60％。例如，当F大约是150nm的时候，结深度大约是15-100nm，优选是大约45-90nm。
在一个实施例中，扩散区包括通过汽相掺杂技术淀积的n型掺杂剂，  比如砷。砷汽相掺杂的典型条件例如包括，在大约760乇气压，温度大约900-1100℃的环境下花大约60秒的时间引入AsH3(砷源)占2.4％体积的载流子气体。当然可以针对具体应用对处理条件予以优化，以获得能够产生期望工作特征的掺杂剂浓度。磷掺杂剂的采用还有助于形成n型扩散区。如果需要，可以利用P型掺杂剂比如硼来形成p型扩散区，比如具有p型存储节点的电容器。
在另一个实施例中，扩散区是经PLAD形成的。砷或磷掺杂剂淀积在未被衬垫圈保护的较低沟槽侧壁上，以形成n型扩散区。在一个实施例中，掺杂剂是在采用下列参数的情况下经PLAD淀积的：掺杂能量大约1keV，10W，脉冲长度大约100Hz，压力大约10-300毫乇，电流大约20mA。砷掺杂剂的掺杂时间大约是1-3分钟。通常，磷掺杂剂的掺杂时间短于砷掺杂剂。硼掺杂剂执行PLAD形成p型扩散区时所采取的参数是：掺杂能量大约0.7-5keV，10W，脉冲长度大约100Hz，压力大约15-300毫乇，电流大约15-70mA，持续时间大约是1-5分钟。这样的掺杂条件导致产生掺杂剂浓度大约1×1021原子/cm3的扩散区。当然这些参数可以改变，以便获得期望的掺杂浓度。例如，通过调节各种参数可以增加或减少掺杂剂浓度。
扩散区还可以利用PIII来淀积掺杂剂而形成。在一个实施例中，n型掺杂剂比如磷或砷是在采用下列参数的情况下经PIII淀积的：掺杂能量大约100eV-20keV，150W，脉冲速率大约100Hz-12.5kHz，压力大约0.5-5毫乇，晶片温度大约120-250℃，掺杂时间大约是2-70分钟。这样的掺杂条件导致产生大约5×1018原子/cm3-1×1022原子/cm3的表面浓度。当然，为了获得期望的掺杂剂浓度，这些参数是可以改变的。例如，通过调节各种参数可以增加或减少掺杂剂的浓度。
在将epi层形成于沟槽的下部之前可以进行氢气预烘焙(prebake)，以便除去任何自然氧化物。通常氢预烘焙是在汽相掺杂之后进行的。氢预烘焙适用于例如采用不同方法进行掺杂或epi生长的场合中。这一方案通常导致在从一个方法转移至另一方法期间由于暴露在氧气中而在硅沟槽侧壁上形成薄的氧化层。预焙烧在例如H2含量大约为25slm，气压约20乇，温度900℃下进行约20秒。
参看图4b，在沟槽位于衬垫圈下方的部位淀积一个epi层465。该epi层掺有n型掺杂剂，比如磷或砷。在一个实施例中，epi层是对于氧化物有选择地形成的。这种技术被称为选择性epi生长(SEG)。关于SEG的描述参见例如Wolf所著的“Silicon Processingfor the VLSI Era”(Lattice Press，1990年，卷2)，该论文被本文引用为参考文献。SEG将epi形成在暴露的硅上。结果，epi形成在沟槽下部的暴露侧壁上，而衬垫圈和衬垫叠层则作为掩模阻止epi生长于其上。
在一个实施例中，epi层是通过快速热汽相淀积(RTCVD)法而淀积的。其它的化学蒸汽淀积技术也有助于淀积epi层。各种硅源或硅的原始化合物，比如四氯化硅(SiCl4)，二氯甲硅烷(SiH2Cl2)，三氯硅烷(SiHCl3)，和硅烷(SiH4)等，都有助于生长epi。氢(H2)的作用是稀释剂(diluteant)；而氯化氢(HCl)气体被用于增强epi生长的选择性。
在一个实施例中，epi层是在epi生长过程中用掺杂剂现场进行掺杂。现场掺杂的过程是在生长过程中将掺杂剂流入反应器中而完成的。例如PH3(磷源)或AsH3(砷源)被引入到反应器中，以制备n型掺杂的epi层。也可以使用p型掺杂的epi层。对于p型epi层，采用B2H6作为p型掺杂剂源。这样的一个p型epi层可以适用于p沟道阵列器件。为了达到通常大约5-50nm/分钟的足够高的生长速率，淀积温度选在大约850-1050℃之间。当然，温度是可以改变的，通过增加或降低温度使生长速率提高或降低。选择性是通过改变HCl和H2的流量和/或在epi形成期间控制的。同样，掺杂剂浓度可以在期望范围内改变，以便增加或降低epi生长的选择性。淀积未掺杂或轻掺杂的epi层也是可用的，这是因为扩散区可以作为掺杂剂能够从中扩散到epi层中的源。
隐埋极板的掺杂剂浓度取决于设计要求。例如，最好是提供比空间电荷区厚的重掺杂的隐埋极板，因为它有效地避免了在出现偏压的情况下的电流流动。掺杂剂浓度大于约1×1018原子/cm3。例如，掺杂剂浓度范围在约1×1018-1×1021原子/cm3之间。通常，掺杂剂浓度约为1×1019-1×1020原子/cm3。
隐埋层的期望厚度取决于设计要求和掺杂剂浓度。通常，期望厚度是大约1-10nm。当然，该厚度可以因不同的应用而不同。Epi层的期望厚度与其中的掺杂剂浓度成反比关系。较高的掺杂剂浓度促使使用较薄的epi层。相反地，较低的掺杂剂浓度促使采用较厚的epi层。例如，对于掺杂剂浓度大约4×1019原子/cm-3的epi层，其厚度大于或等于4nm。
在一个实施例中，未掺杂或轻掺杂(p-)的epi隔离层(未显示)可选地设置在衬底和较重掺杂的epi隐埋极板之间。Epi隔离层在采用重掺杂的衬底的时候特别有用。该隔离层改进了对n+epi隐埋极板和p+衬底之间的掺杂剂的隔离效果。隔离层的厚度例如在大约1-10nm之间。
在图4c，介质层464形成于晶片的表面上方，覆盖了包括衬垫圈和epi隐埋极板在内的沟槽内部。介质层的作用是节点介质，使电容器的各电极分开。在一个实施例中，介质层包括氮化物/氧化物(NO)膜堆。NO膜堆是在例如淀积氮化物层之后形成的。可以采用FTP方法中的CVD来淀积该氮化物层。通常氮化物层的厚度大约5nm。然后氮化物层以大约900℃的温度氧化，使其致密。氧化过程导致NO层的厚度基本上同于氮化物层或略有增加。NO层的使用改进了节点介质的质量。其它介质膜或膜堆也是可用的，比如氧化物，氮氧化合物，氧化物/氮化物/氧化物(ONO)，氧化物/氮化物/氧化物/氮化物(ONON)，或者氮化物/氧化物/氮化物/氧化物(NONO)等。
多晶硅层461淀积在晶片的表面上，填充了沟槽并覆盖了衬垫叠层。多晶硅是通过例如CVD法淀积的。如图所示，多晶硅层是共形的。根据图示，多晶硅层被现场掺杂以n型掺杂剂，比如磷和砷。在一个实施例中，多晶硅层掺杂有砷。在多晶硅层中砷的浓度大约为1×1019-1×1020原子/cm-3。掺杂的多晶硅的作用是电容器的节点电极。
参看图4d，多余的多晶硅和硬掩模是例如通过一系列的刻蚀和抛光步骤而除去的。诸如化学机械抛光(CMP)之类的抛光技术是可用的。衬垫阻挡层405的作用是CMP阻挡层，导致一旦到达氮化物层则抛光停止。在氮化物层405和沟槽多晶硅之间制造一个基本为平面的表面，以供后续工序使用。在一些实施例中，硬掩模可以在工艺流程中早期除去。
在晶片的表面平整化之后，沟槽中的掺杂多晶硅461经例如反应离子刻蚀(RIE)开槽，以构成隐埋条。在一个实施例中，多晶硅被开槽到硅表面下方大约100nm处。该槽暴露了衬垫圈468靠上方的部分。衬垫圈的暴露部分被除去，通常是采用湿法腐蚀方法进行的。湿法腐蚀对衬垫圈作过蚀刻(overetch)，使其开槽到多晶硅461的顶表面463下方。通常，过蚀刻将衬垫圈开槽到多晶硅下方约50nm处。形成隐埋条的其它技术也是可用的。
多晶硅层462淀积在衬底上，覆盖氮化物层并填充沟槽的被开槽部分。通常多晶硅层是本征的或未掺杂的多晶硅层。也可以采用不定形硅来填充沟槽。根据设计要求，层462也可以是掺杂的，以便降低电阻率。多晶硅层被平整化到氮化物层。在平整化之后，将沟槽内的多晶硅开槽到例如衬底表面下方约50nm处，从而形成掩埋条462。在上述例子中，隐埋条大约10nm厚。当然，可以优化各个槽，以便产生设计要求所指定的隐埋条。用于形成隐埋条的其它技术也是可用的。
在图4e，定义了DRAM单元的有源区。在衬底表面上淀积了一个抗反射涂层(ARC)，从而覆盖了氮化物层和条。ARC被利用于改进限定有源区(AA)的光刻工艺的分辨率。在ARC层上方形成一个抗蚀剂层，它起AA刻蚀掩模的作用。然后利用常规光刻技术限定有源区。然后采用例如RIE以各向异性方式刻蚀单元的非有源区，从而在其中形成一个浅槽479。非有源区是STI将要形成的区域。
根据图示，非有源区覆盖了沟槽的一部分，而将条的一部分切去。隐埋条的剩余部分允许电流在存储节点和节点结之间流动。通常，STI覆盖约沟槽宽度的一半。STI的深度低于隐埋条的深度，以避免在相邻单元之间发生条到条的泄漏。STI的深度大约是在硅表面下方0.25μm。
在刻蚀了非有源区之后，除去抗蚀剂层和ARC层。为了确保没有抗蚀剂或ARC残余物留下，可以采用清洗工序。为了避免氧扩散到硅和多晶硅侧壁中，提供一个氧化物衬层481，以保护非有源区。通常，在形成氮化物衬层之前在暴露的硅上用热生长的方法制作氧化物钝化层。氮化物衬层是利用例如低压化学汽相淀积(LPCVD)技术形成的。氮化物衬层形成于衬底表面上方，覆盖了氮化物层和非有源STI区。
在衬底表面上淀积了一层介质材料480，填充浅槽479。介质材料例如含有SiO2。在一个实施例中，介质材料是TEOS。介质材料的厚度足以填充非有源区。衬底的表面被抛光，以便STI和氮化物的顶表面基本为平面。
参看图4f，然后通过例如湿法化学腐蚀来除去衬垫氮化物层。湿法化学腐蚀对于氧化物来说是选择性的。这里衬垫氧化物也经对硅有选择性的湿法化学腐蚀而除去。在除去衬垫氧化物之后，在衬底表面上形成氧化层。该氧化物层被称为“栅牺牲层”，其作用是作为后续注入时的屏蔽氧化物。
为了给DRAM单元的n沟道晶体管设定一个p型阱430区域，在氧化物层的顶上淀积一个抗蚀剂层并适当加以构图，以暴露p阱区。如图所示，p型掺杂剂比如硼(B)被注入到阱区之中。掺杂剂被注入足够深，以防止穿通以及降低薄层电阻。掺杂剂分布经适当调整，以便获得期望的电气特征，例如栅阈电压(Vt)。
另外，也可以形成用于n沟道支持电路的p型阱。为了在金属氧化物硅器件中形成互补阱，制作了n型阱(n阱)。为了限定和形成n阱，需要另加光刻和注入步骤。与p阱的情况一样，n阱的分布经适当调整，以便获得期望的电气特性。在这些阱形成之后，栅牺牲层被除去。掺杂阱也可以在工艺流程的较早阶段形成。掺杂阱在工艺流程的较早阶段形成的做法也是可用的。
在衬底上面淀积构成晶体管栅的各层。这样的层包括例如栅氧化物411，多晶硅415(它可以包括硅酸盐，比如WSix，这里x＝2-3)，和氮化物416。这些层然后被构图，以形成晶体管410的栅叠层。通常在沟槽上方形成一个传输的栅叠层420，该栅叠层与沟槽之间隔有位于沟槽顶部上的STI和氧化物。扩散区413和414是通过注入n型掺杂剂比如磷或砷而形成的。在一个实施例中，磷掺杂剂被注入到源区和漏区。选择剂量和能量，以便产生能够实现期望工作特性的掺杂分布。为了改进扩散和扩散区与栅的对准情况，可以采用氮化物隔离(未图示)。为了将晶体管连接到沟槽，经条462向外扩散掺杂剂而产生节点结425。
介质层489形成于晶片表面上方并加以平整化，从而覆盖了栅和衬底表面。介质层包括例如BPSG。其它的介质层也是可用的，比如TEOS。一个由例如氮化物构成的衬层层417在介质层489之前形成，其作用是用于形成无边界的接触开口的刻蚀阻挡层。如图所示，刻蚀无边界接触开口483，以暴露扩散区413。然后在接触开口中填充导电材料，比如n+掺杂的多晶硅或其它的导电材料，构成其中的一个接触凸起。在介质层上方形成一个代表位线485的金属层，它经接触凸起与扩散区保持接触。
或者，使用表面条而不是隐埋条。使用表面条的做法不需要象图4d所示那样对多晶硅开槽以形成隐埋条。形成表面条从而使电容器和晶体管连接的技术是公知的，不再赘述。
图5a-c是在形成epi隐埋极板之前形成衬垫圈的工艺过程。这样的工艺过程的描述参见题目为“TRENCH CAPACITOR WITH ISOLATIONCOLLAR”共同未决的美国专利申请USSN09/055506(代理人文档号98P 7491)，该文章引用为参考文献。如图5a所示，提供了一个半导体衬底501。该衬底例如由硅构成。其它类型的衬底也是可用的。衬底包括隐埋阱570。在衬底的表面上是一个衬垫叠层507，该衬垫叠层包括各个衬垫层，比如衬垫氧化物，衬垫氮化物，以及硬掩模层。对衬垫叠层构图，以便限定将要采用RIE形成一个沟槽509的区域。该沟槽填充以牺牲材料511，比如多晶硅或无定形硅。其它能够在直至大约1050-1100℃保持稳定的牺牲材料也是可用的。对该牺牲材料刻槽至与衬垫圈底部相等的深度处。
淀积一个介质层567，作为沟槽侧壁和牺牲材料表面的衬层。介质层由例如氧化物构成，起衬垫圈氧化物的作用。在一个实施例中，介质层是在首先生长热氧化物薄层，其后在其上淀积TEOS层而形成的。例如，该氧化层的厚度大约是5-10nm，而衬垫圈大约20-50nm厚。或者介质层由热氧化物构成。可以在介质层上形成氮化物衬层。其它类型的能够起衬垫圈作用的介质也是可用的。
参看图5b，对衬垫圈进行开口刻蚀，以便暴露牺牲材料511。采用各向异性刻蚀方法，比如RIE，来打开衬垫圈。RIE还在从衬垫叠层表面和牺牲材料511顶部除去介质层的同时，将介质层留在硅侧壁上，以便形成衬垫圈568。根据图示，衬着沟槽侧壁的介质层上部由于RIE腐蚀的结果而变成锲形。但是，由于衬垫圈在稍后将被开槽至衬底表面下方超过锲形点处，故此锲形不会对衬垫圈的功能有负面影响。
参看图5c，牺牲材料511是经过例如湿法腐蚀除去的，以便将沟槽的下部内的沟槽侧壁暴露出来。该工艺过程继续按图4a-f描述的内容进行。
或者，衬垫圈可以经LOCOS氧化法形成。对LOCOS氧化技术的描述例如参见美国专利5656535，该专利文献引用在此以便参考。在这样的技术内，氮化物层是在沟槽形成之后被淀积的。氮化物层衬着沟槽的侧壁。氮化物层足够厚，以保护沟槽侧壁免于氧化。通常，氮化物层大约50埃厚。然后淀积抗蚀剂，并对之开槽至大约衬垫圈的底部，使沟槽上部内的氮化物层暴露。采用湿法腐蚀将暴露的氮化物除去。抗蚀剂被除去后，留下氮化物层衬着沟槽的下部。然后采用LOCOS氧化技术在沟槽的上部于暴露的沟槽侧壁内形成氧化物衬垫圈。LOCOS衬垫圈的厚度例如是大约20-30nm。工艺过程按图4a-f描述的内容继续进行。
图6a-c是在形成epi隐埋极板之前形成衬垫圈的另一工艺过程。根据图6a所示，提供了一个半导体衬底601。该衬底例如由硅构成。其它类型的衬底也是可用的，比如p衬底。衬底包括隐埋阱670。在衬底的表面上是一个衬垫叠层607，该衬垫叠层包括各个衬垫层，比如衬垫氧化物，衬垫氮化物，以及硬掩模层。对衬垫叠层构图，以便限定将要采用RIE形成一个沟槽的区域。
然后利用例如反应离子刻蚀(RIE)对所限定的区域进行蚀刻，在衬垫叠层中形成一个开口，以暴露衬底。所暴露的衬底被刻蚀至大约限定衬垫圈底部的深度，从而构成沟槽608。在一个实施例中，开口608被刻蚀到大约1-1.5μm的深度。当然，该深度依设计要求而改变。
淀积一个介质层667，作为沟槽侧壁和底部的衬垫。介质层由例如氧化物构成，起衬垫圈氧化物的作用。在一个实施例中，介质层是经过首先生长厚度大约5-10nm的热氧化物薄层，其后在其上淀积一层TEOS而形成的。通常衬垫圈厚度大约20-50nm。或者介质层由热氧化物构成。可以在介质层上形成氮化物衬层。其它类型的能够起衬垫圈作用的介质也是可用的。
参看图6b，进行衬垫圈开口刻蚀，以便暴露在沟槽608底表面处的衬底。采用各向异性刻蚀方法，比如RIE，来打开衬垫圈。RIE还从衬垫叠层表面和沟槽608底部除去介质层，将介质层留在硅侧壁上，以便形成衬垫圈668。根据图示，衬着沟槽侧壁的介质层上部由于RIE腐蚀的结果而变为锲形。但是，由于衬垫圈在稍后将被开槽至衬底表面下方超过锲形点处，故此锲形不会对衬垫圈的功能有负面影响。
参看图6c，执行RIE操作。RIE对沟槽底部处的暴露衬底表面进行刻蚀，拓展其深度。RIE刻蚀衬底的目的是形成沟槽609的底部669。通常，沟槽大约是在衬底表面下方大约6-8μm。当然，沟槽的深度取决于设计要求和工艺能力。硬掩模层可以在形成沟槽之后除去。或者硬掩模可以于在后面的工艺流程中除去。通常，硬掩模是经湿法腐蚀除去的。工艺过程按图4a-f所描述的内容继续进行。
实验
为了确定沟槽底部周围扩散区的掺杂浓度，进行了一系列的实验。在一次实验中，在各种条件下对沟槽进行蚀刻和磷PIII掺杂。沟槽大约6μm深，而开口大约是175×350μm。在沟槽的上部，是一个大约30nm厚的衬垫圈氧化物。表I列举了执行PIII掺杂所使用的参数。在PIII掺杂之后，沟槽中填充未掺杂的多晶硅。掺杂剂浓度的测量是自顶而下采用二次质谱分析(SIMS)法完成的。测量结果列举在表I。
表I
  掺杂能量(KEV)   压力(毫乇)   掺杂剂浓度(离子/CM3)   剂量(离子/CM2)
  1   15   4.6×1019   9×1014
  5   15   8.6×1019   3×1014
  8   15   7.8×1019   2×1014
  1   150   4.7×1019   9×1014
  5   150   4.7×1019   9×1014
  8   150   6.9×1019   1×1015
在另一次实验中，在各种条件下用砷采用PIII法对硅衬底掺杂。采用快速热工艺(RTP)在衬底的上方形成一个TEOS层，对其在950℃下退火10秒。表II列举了执行PIII掺杂所依赖的参数。掺杂剂浓度的测量是自顶而下采用二次质谱分析(SIMS)法完成的。测量结果列举在表II。
表II
  掺杂能量(KEV)   压力(毫乇)   掺杂剂浓度(离子/CM3)   剂量(离子/CM2)
  1   10-15   8×1019   3.2×1015
  5   10-15   2×1020   1×1016
  8   10-15   2×1020   2.3×1016
  1   100-150   9×1019   2.9×1015
  5   100-150   9×1019   2.9×1015
  8   100-150   9×1019   1.6×1016
尽管本发明是在结合具体的附图并参考了各个实施例的基础上描述的，但是应当为本领域的技术人员所认识的是，可以在不偏离本发明范围的情况下对其进行修改和改变。比如沟槽式电容器可以利用表面条来形成或者可以采用其它单元或位线结构，但是这仅仅是举例。因此本发明的范畴不是根据上述说明书而是应当根据后文所附的权利要求书以及其等价物的完整范围来确定的。

Claims (10)

1.一种半导体集成电路，包括：
沟槽式电容器，其中该沟槽式电容器包括一个位于氧化物衬垫圈下方的衬在沟槽侧壁下部的外延层，所述氧化物衬垫圈衬在沟槽的上部，该外延层与沟槽中的氧化物衬垫圈相邻，以使该氧化物衬垫圈和该外延层没有在该沟槽的侧壁上重叠；以及
扩散区，其包围沟槽的下部。
2.根据权利要求1的半导体集成电路，其中该沟槽式电容器形成在衬底内，该衬底具有一掺杂剂浓度，并且所述扩散区具有大于该衬底掺杂剂浓度的掺杂剂浓度。
3.根据权利要求1的半导体集成电路，还包括在该外延层和该氧化物衬垫圈上形成的连续的电介质层。
4.根据权利要求1的半导体集成电路，其中该外延层包括相对沟槽侧壁的粗糙度是降低的表面粗糙度，以便提供了改善的电容器击穿电压。
5.根据权利要求1的半导体集成电路，其中该外延层基本上是无缺陷的，以便提供了改善的电容器击穿电压。
6.根据权利要求1的半导体集成电路，其中该扩散区具有通过汽相掺杂、等离子体掺杂和等离子体浸没离子注入法之一提供的掺杂剂。
7.根据权利要求1的半导体集成电路，其中该外延层包括多晶硅。
8.根据权利要求1的半导体集成电路，其中该外延层是由多个外延层构成。
9.根据权利要求1的半导体集成电路，其中该扩散区包括大于大约1×1018原子/cm3的掺杂剂浓度。
10.根据权利要求1的半导体集成电路，其中该扩散区包括是最小特征尺寸的大约0.1-0.7倍的表面结深度。
CNB991088603A 1998-06-26 1999-06-28 带有外延隐埋层的沟槽式电容器 Expired - Lifetime CN1222999C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/105,945 1998-06-26
US09/105,945 US5945704A (en) 1998-04-06 1998-06-26 Trench capacitor with epi buried layer
US09/105945 1998-06-26

Publications (2)

Publication Number Publication Date
CN1248066A CN1248066A (zh) 2000-03-22
CN1222999C true CN1222999C (zh) 2005-10-12

Family

ID=22308666

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991088603A Expired - Lifetime CN1222999C (zh) 1998-06-26 1999-06-28 带有外延隐埋层的沟槽式电容器

Country Status (6)

Country Link
US (1) US5945704A (zh)
EP (1) EP0967653A3 (zh)
JP (1) JP2000031427A (zh)
KR (1) KR100621714B1 (zh)
CN (1) CN1222999C (zh)
TW (1) TW429609B (zh)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218237B1 (en) 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US6265741B1 (en) * 1998-04-06 2001-07-24 Siemens Aktiengesellschaft Trench capacitor with epi buried layer
US6137128A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
US6214687B1 (en) 1999-02-17 2001-04-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
US6150212A (en) * 1999-07-22 2000-11-21 International Business Machines Corporation Shallow trench isolation method utilizing combination of spacer and fill
JP5172060B2 (ja) * 1999-09-17 2013-03-27 インフィネオン テクノロジーズ アクチェンゲゼルシャフト 半導体装置の隔離のため浅いトレンチ内に深いトレンチを形成するための自己整合方法
US6265279B1 (en) * 1999-09-24 2001-07-24 Infineon Technologies Ag Method for fabricating a trench capacitor
US6339228B1 (en) * 1999-10-27 2002-01-15 International Business Machines Corporation DRAM cell buried strap leakage measurement structure and method
JP3479010B2 (ja) * 1999-11-04 2003-12-15 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP3457236B2 (ja) * 1999-11-05 2003-10-14 茂徳科技股▲ふん▼有限公司 深いトレンチキャパシター蓄積電極の製造方法
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
DE19957123B4 (de) * 1999-11-26 2006-11-16 Infineon Technologies Ag Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher
DE19956978B4 (de) * 1999-11-26 2008-05-15 Promos Technologies, Inc. Verfahren zur Herstellung eines tiefen flaschenförmigen Graben-Kondensators
DE10014920C1 (de) 2000-03-17 2001-07-26 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators
DE10019090A1 (de) * 2000-04-12 2001-10-25 Infineon Technologies Ag Grabenkondensator sowie dazugehöriges Herstellungsverfahren
DE10025871A1 (de) * 2000-05-25 2001-12-06 Wacker Siltronic Halbleitermat Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung
US6404000B1 (en) 2000-06-22 2002-06-11 International Business Machines Corporation Pedestal collar structure for higher charge retention time in trench-type DRAM cells
US6376324B1 (en) 2000-06-23 2002-04-23 International Business Machines Corporation Collar process for reduced deep trench edge bias
US6373086B1 (en) * 2000-06-29 2002-04-16 International Business Machines Corporation Notched collar isolation for suppression of vertical parasitic MOSFET and the method of preparing the same
DE10034003A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
US6391720B1 (en) * 2000-09-27 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Process flow for a performance enhanced MOSFET with self-aligned, recessed channel
US6261894B1 (en) * 2000-11-03 2001-07-17 International Business Machines Corporation Method for forming dual workfunction high-performance support MOSFETs in EDRAM arrays
JP3808700B2 (ja) * 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
US6544838B2 (en) 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
US6518118B2 (en) 2001-03-15 2003-02-11 International Business Machines Corporation Structure and process for buried bitline and single sided buried conductor formation
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
DE10121778B4 (de) 2001-05-04 2005-12-01 Infineon Technologies Ag Verfahren zur Erzeugung eines Dotierprofils bei einer Gasphasendotierung
DE10128718B4 (de) * 2001-06-13 2005-10-06 Infineon Technologies Ag Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
DE50107496D1 (de) 2001-07-20 2006-02-02 Infineon Technologies Ag Verfahren zur Herstellung selbstjustierender Maskenschichten
TW501206B (en) * 2001-10-03 2002-09-01 Promos Technologies Inc Manufacturing method of buried strap diffusion area
US20030107111A1 (en) * 2001-12-10 2003-06-12 International Business Machines Corporation A 3-d microelectronic structure including a vertical thermal nitride mask
DE10205077B4 (de) * 2002-02-07 2007-03-08 Infineon Technologies Ag Halbleiterspeicherzelle mit einem Graben und einem planaren Auswahltransistor und Verfahren zu ihrer Herstellung
US6885080B2 (en) * 2002-02-22 2005-04-26 International Business Machines Corporation Deep trench isolation of embedded DRAM for improved latch-up immunity
US6821864B2 (en) * 2002-03-07 2004-11-23 International Business Machines Corporation Method to achieve increased trench depth, independent of CD as defined by lithography
US6686595B2 (en) 2002-06-26 2004-02-03 Semequip Inc. Electron impact ion source
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
US6984860B2 (en) 2002-11-27 2006-01-10 Semiconductor Components Industries, L.L.C. Semiconductor device with high frequency parallel plate trench capacitor structure
DE10303963B4 (de) * 2003-01-31 2005-02-10 Infineon Technologies Ag Integrierte Schaltungsanordnung
JP4483179B2 (ja) * 2003-03-03 2010-06-16 株式会社デンソー 半導体装置の製造方法
DE10334547B4 (de) * 2003-07-29 2006-07-27 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist
US20050164469A1 (en) * 2004-01-28 2005-07-28 Infineon Technologies North America Corp. Method for N+ doping of amorphous silicon and polysilicon electrodes in deep trenches
US7291541B1 (en) 2004-03-18 2007-11-06 National Semiconductor Corporation System and method for providing improved trench isolation of semiconductor devices
US7041553B2 (en) * 2004-06-02 2006-05-09 International Business Machines Corporation Process for forming a buried plate
US7633110B2 (en) * 2004-09-21 2009-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell
TWI246700B (en) * 2005-03-09 2006-01-01 Promos Technologies Inc Trench capacitor and method for preparing the same
US7199020B2 (en) * 2005-04-11 2007-04-03 Texas Instruments Incorporated Nitridation of STI liner oxide for modulating inverse width effects in semiconductor devices
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
TWI278069B (en) * 2005-08-23 2007-04-01 Nanya Technology Corp Method of fabricating a trench capacitor having increased capacitance
US20100229482A1 (en) * 2006-03-14 2010-09-16 Jae-ho Lee Connecting Structure
US20080124890A1 (en) * 2006-06-27 2008-05-29 Macronix International Co., Ltd. Method for forming shallow trench isolation structure
KR20090051894A (ko) * 2007-11-20 2009-05-25 주식회사 동부하이텍 반도체 소자의 제조 방법
US20100155801A1 (en) * 2008-12-22 2010-06-24 Doyle Brian S Integrated circuit, 1T-1C embedded memory cell containing same, and method of manufacturing 1T-1C memory cell for embedded memory application
US8361875B2 (en) * 2009-03-12 2013-01-29 International Business Machines Corporation Deep trench capacitor on backside of a semiconductor substrate
US20130043559A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Trench formation in substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0259629A1 (de) * 1986-08-19 1988-03-16 Siemens Aktiengesellschaft Verfahren zum Herstellen einer definierten Dotierung in den vertikalen Seitenwänden und den Böden von in Halbleitersubstrate eingebrachten Gräben
KR910007180B1 (ko) * 1988-09-22 1991-09-19 현대전자산업 주식회사 Sdtsac구조로 이루어진 dram셀 및 그 제조방법
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5395786A (en) * 1994-06-30 1995-03-07 International Business Machines Corporation Method of making a DRAM cell with trench capacitor
US5658816A (en) 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
EP0735581A1 (en) * 1995-03-30 1996-10-02 Siemens Aktiengesellschaft DRAM trench capacitor with insulating collar
US5827765A (en) * 1996-02-22 1998-10-27 Siemens Aktiengesellschaft Buried-strap formation in a dram trench capacitor
TW366585B (en) * 1996-08-17 1999-08-11 United Microelectronics Corp Manufacturing method of low-temperature epitaxy titanium silicide
US6265741B1 (en) 1998-04-06 2001-07-24 Siemens Aktiengesellschaft Trench capacitor with epi buried layer

Also Published As

Publication number Publication date
TW429609B (en) 2001-04-11
EP0967653A3 (en) 2003-07-02
KR100621714B1 (ko) 2006-09-06
CN1248066A (zh) 2000-03-22
US5945704A (en) 1999-08-31
KR20000006496A (ko) 2000-01-25
JP2000031427A (ja) 2000-01-28
EP0967653A2 (en) 1999-12-29

Similar Documents

Publication Publication Date Title
CN1222999C (zh) 带有外延隐埋层的沟槽式电容器
CN1223000C (zh) 带有外延隐埋层的瓶形沟槽式电容器
CN1145214C (zh) 具有外延掩埋层的沟槽电容器
CN1134845C (zh) 具有隔离轴环的沟槽电容器
CN1217413C (zh) 带有绝缘环的沟槽式电容器和相应的制造方法
CN1103123C (zh) 引入堆叠箱式电容单元的数兆位动态存储器的劈开－多晶硅cmos工艺
US6200873B1 (en) Production method for a trench capacitor with an insulation collar
US7214621B2 (en) Methods of forming devices associated with semiconductor constructions
US7157329B2 (en) Trench capacitor with buried strap
US20070042548A1 (en) Methods of forming floating gates in non-volatile memory devices including alternating layers of amorphous silicon and ALD dopant layers and floating gates so formed
US5792685A (en) Three-dimensional device layout having a trench capacitor
US20060102947A1 (en) Integration of silicon carbide into DRAM cell to improve retention characteristics
US5893735A (en) Three-dimensional device layout with sub-groundrule features
CN1212454A (zh) 高可靠性的槽式电容器型存储器单元
US6620724B1 (en) Low resistivity deep trench fill for DRAM and EDRAM applications
EP0905750A2 (en) Reliable polycide gate stack with reduced sheet resistance
US20090191686A1 (en) Method for Preparing Doped Polysilicon Conductor and Method for Preparing Trench Capacitor Structure Using the Same
US5534457A (en) Method of forming a stacked capacitor with an "I" shaped storage node
CN1216863A (zh) 纵向晶体管
CN1126166C (zh) 高密度存储器结构
US5710056A (en) DRAM with a vertical channel structure and process for manufacturing the same
CN1127135C (zh) 制造水平沟槽电容器和动态随机存取存储单元阵列的方法
EP0901168A2 (en) DRAM cell with trench capacitor
CN1949519A (zh) 动态随机存取存储器及其制造方法
CN114171390A (zh) 一种隧穿效率可调的半浮栅晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20051012