CN1145214C - 具有外延掩埋层的沟槽电容器 - Google Patents

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Abstract

一种在沟槽的下部有外延层的沟槽电容器。该外延层可以是掺杂的，以用作掩埋极板。

Description

具有外延掩埋层的沟槽电容器
技术领域
本发明涉及器件及器件的制造，特别涉及沟槽电容器。
背景技术
集成电路(ICs)或芯片采用了存储用电荷的电容器。采用了存储电荷的电容器的IC的一个例子是存储器IC，例如动态随机存储器(DRAM)芯片，电容器中电荷的电平(0或1)表示一个数据位。
DRAM芯片包括互连成行和列的存储单元阵列。一般行和列的连接分别称为字线和位线。通过激活合适的字线和位线，进行从存储单元读数据或写数据到存储单元。
一般情况下，DRAM存储单元包括与电容器相连的晶体管。该晶体管包括被沟道隔开的两个扩散区，沟道之上设置有栅。根据扩散区之间的电流方向，一个区称为漏，另一区称为源。这里涉及的扩散区可以互换地使用术语“漏”和“源”。栅耦合到字线，一个扩散区耦合到位线。另一扩散区耦合到电容器。在栅上施加合适的电压，导通晶体管，使电流通过沟道在扩散区之间流动，从而形成电容器与位线间的连接。使晶体管截止通过防止电流流过沟道切断这种连接。
一般用于DRAM的一种类型的电容器是沟槽电容器。沟槽电容器是一种形成于衬底中的三维结构。一般情况下，沟槽电容器包括腐蚀到衬底的深沟槽。这种沟槽中例如填充有n型掺杂多晶硅。掺杂多晶硅用作电容器的一个电极(称作存储节点)。n型掺杂区包围沟槽的下部，用作第二电极。掺杂区称为“掩埋”极板。
形成掩埋极板的常规技术包括将掺杂剂外扩散到包围沟槽下部的衬底区。掺杂剂源一般由如砷掺杂的硅酸盐玻璃(ASG)等掺杂硅酸盐玻璃提供。ASG由TEOS和如TEAS或TEOA等有机前体形成。然而，这种前体很难传送到低压化学汽相淀积(LPCVD)系统中，由于晶片的消耗，导致了很差的晶片均匀性。为了补偿很差的晶片均匀性，与其它LPCVD工艺相比，采用较小的批量。而且，ASG前体较贵。这两种因素导致了ASG淀积工艺业主的高成本。
利用ASG形成掩埋极板需要许多复杂的工艺步骤，以将ASG工艺结合到DRAM制造的工艺步骤流程中。这也导致了成本的增加及成品率下降危险性的增大。
由于采用在p-/p+衬底上制造ICs，提高了成品率，所以有时是令人满意的。p-/p+衬底例如提供了对锁存的保护。另外，p-/p+衬底提供了金属杂质的较好的收集能力，并且比p-衬底更抗晶片热形变。然而，带有掩埋极板的常规沟槽电容器不适于用p-/p+衬底。这是因为n型掩埋极板和p型衬底的掺杂剂浓度基本上是相同的，因此会彼此中和。从上述讨论可知，希望提供一种具有改进的掩埋极板的沟槽电容器。
发明内容
本发明涉及一种例如用于存储单元的改进的沟槽电容器。根据本发明的一种半导体集成电路，包括：沟槽电容器，所述沟槽电容器包括：具有下部和上部的沟槽，给沟槽下部的侧壁作衬里且形成所述电容器的掩埋极板的外延层，给沟槽的上部侧壁作衬里的氧化物轴环，通过介质层与所述外延层隔开的节点电极。在一个实施例中，沟槽电容器用于例如DRAM的DRAM单元或嵌入DRAM芯片。这种沟槽电容器包括给沟槽的下部做衬里的外延层。在一个实施例中，掺杂外延(外延)层，以便用作电容器的一个掩埋极板。上述外延掩埋极板是一个介质轴环。一种节点介质给轴环和外延掩埋极板作衬里，隔离沟槽电容器的存储节点与掩埋极板。可以提供外延间隔层，以提供掺杂外延掩埋极板与衬底间的隔离。在另一实施例中，外延层未掺杂。
附图说明
图1展示了常规DRAM单元。
图2A-B展示了在DRAM单元中形成掩埋极板的常规工艺；
图3展示了本发明一个实施例的DRAM单元；
图4A-F展示了本发明一个实施例用于形成图3的DRAM单元的工艺；
图5A-C展示了根据本发明一个实施例形成轴环的工艺；及
图6A-C展示了本发明形成轴环的另一工艺。
具体实施方式
本发明一般涉及ICs，特别涉及沟槽电容器。这种ICs例如包括如随机存取存储器(RAMs)、动态RAMs(DRAMs)、同步DRAMs(SDRAMs)、静态RAMs(SRAMs)及只读存储器(ROMs)或其它存储ICs。其它ICs包括如可编逻辑阵列(PLAs)、专用ICs(ASICs)、合并逻辑/存储ICs(嵌入DRAM)或任何电路器件。
一般情况下，许多ICs平行形成于例如硅晶片等半导体衬底上。完成处理后，切割晶片，以将ICs分离成多个分立芯片。然后将芯片封装成最终产品，这些产品例如用于如计算机系统、蜂窝电话、个人数字助手(PDAs)等用户产品，或其它电子产品。为了讨论，下面结合形成单个单元介绍本发明。
为了讨论，结合DRAM单元介绍本发明。然而，本发明可延伸到一般形成沟槽电容器。为了更好地理解本发明，提供对采用这种沟槽电容器的常规DRAM单元的介绍。
参照图1，该图示出了常规沟槽电容器DRAM单元100。例如，在Nesbit等的的 有自对准掩埋连接条的0.6μm 2 256Mb的沟槽DRAM单元(BEST)，IEDM93-627中说明了这种常规沟槽电容器DRAM单元，此处引用作为参考。一般情况下，用字线和位线互连单元阵列，以形成DRAM芯片。
DRAM单元包括形成在衬底101上的沟槽电容器160。该衬底轻掺杂有如硼(B)等p型掺杂剂。通常用重掺有如砷(As)或磷(P)等n型掺杂剂(n+)的多晶硅(多晶硅)161填充沟槽。在包围沟槽下部的衬底中提供掺杂有例如As的掩埋极板165。As从形成于沟槽侧壁上的掺杂剂源如AsG扩散到硅衬底中。多晶硅和掩埋极板用作电容器的各电极。节点介质164隔离各电极，
DRAM单元还包括晶体管110。晶体管包括栅112、扩散区113和114。由沟道隔开的扩散区是通过离子注入如磷(P)等n型掺杂剂形成的。称作“节点结”的节点扩散区125将电容器耦合到晶体管。节点扩散区是从沟槽多晶硅通过掩埋连接条162外扩散形成的。
轴环168形成于沟槽的上部。如这里所用的，沟槽的上部涉及到包括轴环的部分，下部包括轴环以下的部分。轴环可以防止节点结到掩埋极板的漏电。由于漏电会导致单元保持时间的减少，提高了刷新频率，这对性能有不良影响，所以不希望有漏电。
在衬底的表面之下，提供包括如P或As等n型掺杂剂的掩埋阱170。掩埋阱中掺杂剂的峰值浓度在大约轴环的底部。一般情况下，该阱与掩埋极板相比是轻掺杂的。掩埋阱用于连接阵列中DRAM单元的各掩埋极板。
通过在栅和位线上加合适的电压，激活晶体管，从而存取沟槽电容器。一般情况下，栅构成字线，扩散区113通过接触183耦合到DRAM阵列中的位线185。位线185借层间介质层189与扩散区隔离。
提供浅沟槽隔离(STI)180，以隔离DRAM单元与其它单元或器件。如图所示，字线120形成于沟槽之上，并借STI与之隔离。字线120称为“跨越字线(passingwordline)”。这种结构称为折合位线结构。
图2a-c展示了形成DRAM单元的掩埋极板的常规工艺。参见图2a，在衬底201的表面上形成基层叠层207。基层叠层包括如基层氧化物204和如氮化物等基层停止层205等不同层。基层叠层还包括形成于基层停止层上的硬掩模层206。硬掩模层用作形成沟槽的腐蚀掩模。利用常规的光刻技术构图基层叠层，以限定将要形成沟槽210的区域。
利用如反应离子腐蚀(RIE)等各向异性腐蚀形成沟槽。然后用ASG层220给沟槽做衬里，用作形成掩埋极板的掺杂剂源。可以在ASG上形成薄TEOS层，以确保与填充沟槽所淀积的抗蚀层230具有良好的粘附性。抗蚀层开凹槽，暴露沟槽上部的ASG层。利用湿法腐蚀工艺，去掉暴露的ASG层。
参见图2B，相对ASG选择性地从沟槽去掉其余抗蚀层部分。在沟槽之上淀积例如包括TEOS的介质层208。TEOS层可以防止As要自动扩散到硅侧壁的暴露上部。进行退火，以便从ASG外扩散As到硅，形成掩埋极板265。掩埋极板的上部接触掩埋n阱270。形成掩埋极板后，制造DRAM的其余部分，从而例如形成如图1所示的DRAM单元。
图3展示了本发明的一个实施例。如该图所示，DRAM单元300包括沟槽电容器310。作为例示，DRAM单元是合并隔离节点沟槽(MINT)单元。采用掩埋极板的其它沟槽单元构形也是可以的。关于使用0.25微米设计规则的256兆位DRAM芯片，沟槽电容器的尺寸为约7-8微米深，0.25微米宽，0.50微米长，单位单元尺寸为约0.605平方微米。自然，这些尺寸是可以改变，取决于设计需要和设计规则。
如图所示，沟槽电容器形成于如硅晶片等衬底301中。衬底例如轻掺杂有第一导电类型的掺杂剂。第一导电类型可以是p型，包括如B等掺杂剂。也可以采用如p+衬底等重掺杂的衬底。衬底例如包括p-/p+外延衬底。p-/p+外延衬底包括轻掺杂(p-)外延部分303，重掺杂(p+)部分衬底303。p+外延部分一般约2-3微米厚。
p阱330(p-阱)将阵列器件与衬底隔离，以减少漏电流。p阱的浓度约为5×1017-8×1017cm-3。
一般情况下，沟槽包括重掺杂有第二导电类型的掺杂剂的多晶硅361。多晶硅例如重掺杂有如As或P等n型掺杂剂(n+)。在一个实施例中，多晶硅重掺杂有As。As的浓度为约1-2×1019cm-3。
根据本发明的一个实施例，外延(epi)硅层365给沟槽的下部做衬里，所谓的下部是指轴环368之下的沟槽部分。或者，外延层365可以包括多个外延层。外延层用作电容器的掩埋极板。
外延层例如起始于衬底表面下约1.2微米处。这个距离取决于下轴环边缘。在一个实施例中，外延层掺杂有与多晶硅361相同导电类型的掺杂剂。例如用如As或P等n型掺杂剂掺杂外延层。As的浓度例如约为1×1019cm-3，P的浓度例如约为2×1019cm-3。另外也可以采用更高的浓度。也可以采用未掺杂的外延层。
节点介质层364隔开电容器的各电极。在一个实施例中，介质层包括氮化物/氧化物。也可采用氧化物/氮化物/氧化物或如氧化物、氮化氧化物或NONO等叠层之类的其它合适的介质层。
连接电容器的外延掩埋极板365与DRAM阵列中其它电容器的是包括第二导电类型的掺杂剂的掩埋阱370。在一个实施例中，掩埋阱通过注入如As或P等n型杂质形成。阱的浓度一般约为1×1017cm-3-1×1020cm-3。掩埋阱还可以形成有n型外延层，且连接到参考电压。通过连接DRAM阵列中各电容器的掩埋极板与公共参考电压，可以使介质层中的最大电场最小，从而可以提高可靠性。在一个实施例中，参考电压在位线下和高电压极限之间的中间点，一般称为VDD/2。也可以采用如地电压等参考电压。
在掺杂的多晶硅之上设置连接条362。掺杂剂从掺杂多晶硅361中外扩散到硅中，形成节点扩散区325或节点结，以耦合晶体管与电容器。尽管结合掩埋连接条介绍了所示的实施例，但也可以采用如表面连接条等其它类型的耦合。
轴环设置在沟槽的上部，延伸到约掩埋极板的上部。如图所示，轴环稍微凹到衬底表面以下，以容纳掩埋连接条362。轴环包括介质材料。在一个实施例中，首先形成热氧化层，然后在其上淀积TEOS层。轴环防止或减少了从节点结到掩埋极板的漏电。在一个实施例中，轴环约1.2微米深，20-90nm厚。
在沟槽的上部设置STI 380，以隔离DRAM单元与阵列中的其它单元，并防止连接条形成于相邻的电容器之间。如图所示，STI与沟槽的一部分重叠，留下其余部分允许电流在晶体管和电容器之间流动。在一个实施例中，STI标称重叠约沟槽宽度的一半。STI防止或减少了连接条到连接条的漏电。STI的深度约0.25微米。
晶体管310包括栅叠层312和由沟道区319隔开的漏源扩散区313和314。扩散区包括n型掺杂剂，如As或P。扩散区314耦合到节点结325。栅叠层也称为字线，包括多晶硅层315。一般情况下，多晶硅掺杂有或者n型或者p型掺杂剂。任选可以在多晶硅层上形成金属硅化物层(未示出)，以减小栅叠层的薄层电阻。多晶硅和硅化物有时称为“多晶硅和硅化物(polycide)”。
如图所示，栅叠层上覆盖用作腐蚀掩模的氮化层316，以隔离字线。或者，用侧壁氧化物(未示出)和衬里317隔离字线。衬里例如包括氮化物或其它合适的材料。衬里也用作无边界(borderless)接触383形成期间的腐蚀停止层。无边界接触提供扩散区313与位线385间的连接。介质层389例如BPSG或其它介质材料如氧化物，隔离位线与扩散区。一般情况下，阻挡层或衬里层(未示出)给接触开口做衬里，以隔离接触栓塞与栅。
跨越位线320形成于STI380之上，跨越位线与沟槽被STI和厚帽盖氧化物隔离。在一个实施例中，跨越位线的边缘基本上与沟槽的侧壁对准。这种构形称作折合(folded)位线结构。也可以采用如开路(open)或开路折合(open folded)结构。或者，可以用例如采用垂直晶体管的其它单元设计。
如上所述，第一导电类型是p型，第二导电类型是n型。本发明还可以应用于具有形成于n型衬底上的p型多晶硅的沟槽电容器。另外，可以用杂质原子重掺杂或轻掺杂衬底、阱、掩埋极板和DRAM单元的其它元件，以得到所需的电特性。
如图3所示，沟槽电容器包括形成有外延层或多个外延层的掩埋极板。外延层例如选择地形成于沟槽的下部上。采用外延掩埋极板，其优点是能够采用p-/p+衬底，进而实现成品率的提高。例如，p-/p+衬底减少了锁存、减少了晶片翘曲，并改善了杂质的内流(guttering)。在一个实施例中，沟槽电容器的轴环在选择性外延生长和节点介质淀积之前形成，在选择性外延生长之前形成轴环有利于提供与轴环自对准的掩埋极板。
图4a-f展示了根据本发明一个实施例形成DRAM单元的工艺。参见图4a，提供其上将制造DRAM单元的衬底401。该衬底401例如包括硅。也可以采用其它半导体衬底。一般情况下，衬底例如用如B等p型掺杂剂轻掺杂(p-)。B浓度约为2×1016cm-3。也可以采用形成重掺杂p型(p+)衬底的更高浓度。具体地说，可以采用p-/p+外延衬底。例如这种衬底包括p-外延部分302和p+衬底303。一般外延部分约2-3微米厚，掺杂剂浓度约为1018cm-3-1020cm-3。为了避免p+或p/p+衬底中的掺杂剂外扩散，可以用由低温氧化物(LTO)淀积工艺形成的氧化物封闭晶片的背侧。
衬底可以包括n型掩埋阱470。掩埋阱包括P或As掺杂剂。在一个实施例中，构图掩模，以限定掩埋阱区。在衬底的掩埋阱区中注入n型掺杂剂如P。一般掩埋阱区位于阵列器件之下，但不支撑器件。注入使用足以淀积使P掺杂剂的峰值浓度在所形成的轴环底部区的能量和剂量。掩埋阱用于隔离p阱与衬底，并构成外延极板之间的导电桥，注入的浓度和能量约为大于1×1013cm-3和约1.5Mev。或者，通过注入，然后在衬底表面上生长外延层，从而形成掩埋阱。授予Bronner等人的美国专利5250829介绍了这种技术，这里引用作参考。
一般基层叠层407形成于衬底表面上。基层叠层例如包括基层氧化层404和抛光停止层405。抛光停止层用作随后工艺的抛光或腐蚀停止层，例如可以包括氮化物。基层叠层还包括硬掩模层406，一般包括TEOS。硬掩模层也可以用如BSG等其它材料。利用常规的光刻技术构图硬掩模层，以限定将成沟槽409的区域。沟槽409包括位于其上部的轴环468。
参见图4B，在沟槽中轴环之下的部分淀积外延层465。外延层掺杂有如P或As等n型掺杂剂。在一个实施例中，对氧化物选择性地形成外延层。这种技术称为选择外延生长(SEG)。例如在1990年的Lattice Press的第2卷中Wolf的“SiliconProcessing for the VLSi Era”中介绍了SEG，这里引用作参考。SEG在暴露的硅上形成外延。结果，外延形成于沟槽下部的暴露侧壁上，同时作为掩模的轴环和基层叠层防止了外延生长于其上。
在一个实施例中，利用快速热化学汽相淀(RTCVD)淀积外延层。也可以采用其它化学汽相淀积技术淀积该外延层。用如四氯化硅(SiCl4)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)和硅烷等不同硅源或前体生长外延。氢(H2)用作稀释剂，或用氯化氢(HCl)增强外延生长的选择性。
在一个实施例中，在外延生长期间用掺杂剂现场掺杂外延层。现场掺杂是通过在生长期间向反应器中流入掺杂剂实现的。例如，在反应器中引入PH3(P源)或AsH3(As源)，以提供n掺杂外延层。也可以采用p型延层。B2H6用作p型外延层的p型掺杂剂源。这种p型外延层可用于P沟道阵列器件。为了实现一般约为5-50nm/分钟的相当高生长速率，淀积温度在约850-1050℃之间。自然，可以改变该温度，从而实现所要求的更高或更低的生长速率。通过改变外延形成期间HCl和H2的流量和/或压力控制选择性。
掩埋极板的掺杂剂浓度取决于设计要求。例如，由于厚于空间电荷区的高掺杂掩埋极板可以在存在电压偏置时有效地防止电流，所以希望提供这种掩埋极板。掺杂剂浓度从约1×1018-1×1021cm-3。一般掺杂剂浓度约为1×1019-1×1020cm-3。
掩埋层的厚度取决于设计要求和掺杂剂浓度。一般厚约1-10nm。外延层的最小所需厚度反比于其中掺杂剂的浓度。浓度越高，最小所需厚度越薄。相反，浓度越低，最小所需厚度越厚。在外延层的掺杂剂浓度为约4×1019cm-3时，极板的厚度约为4nm。如果掺杂剂浓度降低约10个百分点，则外延极板的厚度约为40nm或更厚。
在某些实施例中，在衬底和更重掺杂的外延掩埋极板之间提供未掺杂或轻掺杂(p-)的外延间隔层。在使用p+衬底时，外延间隔层特别有用。间隔层可以提高n+外延掩埋极板和p+衬底之间掺杂剂的隔离性。间隔层的厚度例如约1-10nm。
在图4C中，在晶片的表面之上形成介质层464，覆盖包括轴环和外延掩埋极板的沟槽的内部。介质层用作节点介质，隔开电容器的各电极。在一个实施例中，介质层包括氮化物/氧化物(NO)膜叠层。例如通过淀积氮化物层形成NO膜叠层。采用在FTP设备中的CVD淀积该氮化层。氮化层的厚度一般约为5nm。然后在约900℃的温度下氧化氮化层，以使之致密。氧化工艺的结果是形成具有与氮化层基本相同厚度或厚度稍有增大的NO层。利用NO层可以提高节点介质的质量。也可用例如氧化物、氧氮化物、氧化物/氮化物氧化物(ONO)、氧化物/氮化物/氧化物/氮化物(ONON)或氮化物/氧化物/氮化物/氧化物(NONO)等其它介质膜或膜叠层。
在晶片的表面上淀积多晶硅层461，填充沟槽并覆盖基层叠层。例如利用CVD淀积多晶硅。如图所示，多晶硅层是保形的。多晶硅层被n型掺杂剂如P和As现场掺杂。在一个实施例中，多晶硅层掺杂有As。多晶硅层中As的浓度约为1×1019cm-3-1×1020cm-3。掺杂多晶硅用作电容器的节点电极。
参见图4D，利用化学机械抛光(CMP)抛光多晶硅层。基层停止层405用作CMP停止层，用于在抛光达到氮化物层停止抛光。结果，去掉了覆盖基层叠层(包括硬掩模层406)的过量多晶硅，留下氮化层405和沟槽多晶硅之间的基本平坦的表面，以便于随后的处理。在某些实施例中，在该工艺流程前先去掉硬掩模。
平面化了晶片表面后，例如利用反应离子腐蚀(RIE)给沟槽中的掺杂多晶硅461开凹槽，以形成掩埋连接条。在一个实施例中，多晶硅凹到硅表面之下约100nm。该凹槽暴露轴环468的上部。一般利用湿法腐蚀去掉轴环的暴露部分。湿法腐蚀过腐蚀了轴环，使其凹到了多晶硅的表面之下。一般过腐蚀使得轴环凹到多晶硅之下约50nm。
在衬底上淀积多晶硅层462，覆盖氮化层，并填充沟槽的凹下部分。一般多晶硅层是本征或未掺杂的多晶硅层。也可以用非晶硅填充沟槽。层462也可以是掺杂的，以减小电阻率，这取决于设计要求。将多晶硅层向下平面化到氮化层。平面化后，沟槽中的多晶硅例如凹到衬底表面以下约50nm，形成掩埋连接条462。在上述的例子中，掩埋连接条462厚约10nm。自然，可以使不同的凹槽最佳化，以形成如设计要求所规定的掩埋连接条。
在图4E中，限定DRAM单元的有源区。在衬底表面上淀积抗反射涂层(ARC)，覆盖氮化层和连接条。ARC用于提高限定有源区(AA)的光刻工艺的分辨率。在ARC层上形成抗蚀层，用作AA腐蚀的掩模。然后用常规光刻工艺限定有源区。然后例如利用RIE各向异性腐蚀单元的非有源区，在其中形成浅沟槽479。非有源区是将形成STI的区域。
如图所示，非有源区与沟槽的一部分重叠，切掉了部分连接条。该重叠留下了一部分掩埋连接条，允许电流在存储节点和节点结之流动。一般STI重叠约沟槽宽度的一半。STI的深度低于掩埋连接条，以防止相邻单元之间条到条的漏电。STI的深度在硅表面下约0.25微米。
腐蚀了非有源区后，去掉抗蚀层和ARC层。为确保没有残留的抗蚀层或ARC，进行清洗步骤。为防止氧扩散到硅和多晶硅侧壁中，提供氮化物衬里481，以保护非有源区。一般在形成氮化物衬里之前，在暴露的硅上热生长钝化氧化物。例如利用低压化学汽相淀积(LPCVD)形成氮化物衬里。氮化物衬里形成于衬底表面之上，覆盖氮化层和非有源STI区。
在衬底表面上形成介质材料，介质材料例如包括SiO2。在一个实施例中，介质材料是TEOS。介质层的厚度应足以填充非有源区。抛光衬底表面，以便基本上平面化STI和氮化物的上表面。
参见图4F，然后例如利用湿法化学腐蚀去掉基层氮化物层。湿法腐蚀对氧化物有选择性。此时，也利用对硅有选择性的湿法腐蚀去掉基层氧化物。去掉了基层氧化物后，在晶片的表面上形成氧化层。该氧化层称为“栅损耗层”，用作随后注入的掩蔽氧化物。
为了限定DRAM单元的N沟道存取晶体管的p型阱430的区域，在氧化物层上淀积抗蚀层，并适当地构图，以暴露p阱区。如图所示，在阱区中注入如硼(B)等p型掺杂剂。掺杂剂注入的深度应足以防止穿通，并减小薄层电阻。掺杂剂的分布设计成实现所要求的电特性，例如栅阈值电压(Vt)。
此外，还形成n沟道支持电路的p阱。关于互补金属氧化物硅(CMOS)器件的互补阱，形成n型阱(n阱)。限定和形成n阱需要另外的光刻和注入步骤。由于有p阱，设计n阱的分布，以实现所需的电特性。形成阱后，去除栅损耗层。
形成栅氧化层411并构图，以覆盖要形成晶体管的区域。为了形成晶体管，然后在衬底表面上形成如多晶硅415(其可以包括如WSix等硅化物，其中x＝2-3)和氮化物层416。然后，构图这些层，以形成DRMA单元晶体管410的栅叠层。通常在沟槽上面形成跨越栅叠层420，并用沟槽上的STI和氧化物将它们隔离。通过注入如P或As等n型掺杂剂形成扩散区413和414。在一个实施例中，P掺杂剂注入到源和漏区。注入的剂量和能量选择为使掺杂剂的分布能够实现所需要的电特性。为了改善扩散区的扩散及与栅的对准，可以使用氮化物间隔层(未示出)。为了将晶体管连接到沟槽，通过穿过连接条462向外扩散掺杂剂来形成节点结425。
在晶片表面上形成介质层489，并平面化，以覆盖栅和衬底表面。介质层例如包括BPSG。也可以用其它介质层。在介质层489之前形成包括氮化物的衬里层417，用作形成无边界接触开口的腐蚀停止层。如图所示，腐蚀无边界接触开口483，以暴露扩散区413。然后用如n+掺杂多晶硅或其它导电材料等导电材料填充接触开口，于其中形成接触栓塞。代表位线485的金属层形成于介质层上，以通过接触栓塞与扩散区接触。
或者，用表面连接条代替掩埋连接条。利用表面连接条不需要为形成如图4D所示的掩埋连接条而给多晶硅开凹槽。形成连接电容器与晶体管的表面连接条的技术是公知的，这里不再说明。
图5a-c展示了在形成外延掩埋极板之前形成轴环的工艺。题为“TRENCHCAPACITOR WITH ISOLATION COLLAR”(attomey docket number 98 P7491)的同时申请的美国专利申请USSN_中介绍了这种工艺，这里引用作参考。如图5a所示，提供半导体衬底501。该衬底例如包括硅。在一个实施例中，衬底是p-/p+外延衬底(p-外延部分503和p+衬底)。或者，衬底是p-衬底。也可以采用其它类型的衬底。衬底可以包括掩埋阱570。在衬底的表面上的是基层叠层507，包括如基层氧化物、基层氮化物、和硬掩模等不同基层。构图基层叠层，以限定将利用RIE形成沟槽509的区域。用损耗材料511如多晶硅或非晶硅填充沟槽。也可以采用在高达1050-1100℃时也稳定的其它损耗材料。
淀积介质层567，给沟槽的侧壁和损耗材料的表面作衬里。介质层例如包括氧化物，用作轴环氧化物。在一个实施例中，首先生长薄热氧化层，然后于其上淀积TOS层，形成介质层。氧化层的厚度例如为5-10nm，轴环厚约20-50nm。或者，介质层包括热氧化物。以在介质层上形成氮化物衬里。可以用用作轴环的其它类型的介质。
参见图5B，腐蚀轴环开口，以暴露损耗材料511。利用如RIE等各向异性腐蚀对轴环开口。RIE还从表面基层叠层和开口402的底部去掉了介质层，留下了硅侧壁上的介质层，以形成轴环468。如图所示，给开口402的沟槽侧壁作衬里的介质层的上部由于RIE的侵蚀变为锥形。然而，由于轴环随后将凹到衬底表面以下，超过锥形的顶点，锥形不会对轴环的功能有反面影响。
参见图5C，例如利用湿法腐蚀去掉损耗材料511，以暴露沟槽下部的沟槽侧壁。如图4A-F所示继续该工艺。
或者，利用LOCOS氧化形成轴环。例如美国专利5656535中介绍了LOCOS氧化技术，这里引用作参考。在这种技术中，在形成了沟槽后，淀积氮化层。氮化层给沟槽侧壁作衬里。氮化层的厚度足以保护沟槽侧壁不被氧化。一般氮化层厚约50埃。然后淀积抗蚀层，并使之凹下到约轴环的底部，以暴露沟槽上部的氮化层。湿法腐蚀去掉暴露的氮化层。去除抗蚀层，留下沟槽底部和衬里的氮化层。然后采用LOCOS氧化，在沟槽的上部暴露的沟槽侧壁上形成氧化物轴环。LOCOS轴环的厚度例如约为20-30nm。如图4a-f所示继续该工艺。
图6A-C展示了在形成外延掩埋极板之前形成轴环的另一工艺。如图6a所示，提供半导体衬底601。该衬底例如包括硅。衬底例如可以是p-/p+外延衬底(p-外延部分603和p+衬底604)。衬底还可以是如p-衬底其它类型的衬底。衬底包括掩埋阱670。在衬底的表面上的是基本叠层607，包括如基层氧化物、基层氮化物、和硬掩模等不同基层。构图基层叠层，以限定将利用RIE形成沟槽509的区域。
然后，例如利用反应离子腐蚀(RIE)，腐蚀限定的区域，以在基层叠层中形成开口，从而暴露衬底。腐蚀暴露的衬底到限定到约轴环底部的深度，从而形成沟槽608。在一个实施例中，开口608腐蚀到深约1-1.5微米。自然，这个深度可以根据设计要求改变。
淀积介质层667，给沟槽侧壁和沟槽底部作衬里。介质层例如包括氧化物，用作轴环氧化物。在一个实施例中，首先生长厚约5-10nm的薄热氧化层，然后于其上淀积TEOS层，从而形成介质层。轴环的厚度一般约为20-50nm。或者，介质层包括热氧化物，可以在介质层上形成氮化物衬里。可以用用作轴环的其它类型的介质。
参见图6B，腐蚀轴环开口，以在沟槽608的底面暴露衬底。利用如RIE等各向异性腐蚀对轴环开口，RIE还从表面基层叠层和沟槽608的底部去掉了介质层，留下了残留于硅侧壁上的介质层，以形成轴环668。如图所示，给开口608的沟槽侧壁作衬里的介质层的上部由于RIE的侵蚀变为锥形。然而，由于轴环随后将凹到衬底表面以下，超过锥形的顶点，锥形不会对轴环的功能有反面影响。
参见图6C，进行RIE。RIE腐蚀沟槽底部的暴露衬底表面，延伸其深度。RIE腐蚀衬底以形成沟槽609的底部669。沟槽一般在衬底表面以下约6-8微米。自然，沟槽的深度取决于设计要求及处理能力。形成了沟槽后，可以去掉硬掩模层。硬掩模层一般利用湿法腐蚀去掉。或者，可以在该工艺流程之后去掉硬掩模层。如图4a-F所示继续该工艺。
尽管结合不同实施例具体展示和介绍了本发明，但所属领域的技术人员应认识到，在不脱离本发明范围的情况下，可以对发明做出改形和改变。沟槽电容器可以形成有表面连接条及其它单元，或可以采用位线构形，这仅是举例说明。因此，本发明的范围不能结合上述说明限定，而是参考所附权利要求书及其等效物的所有范围限定。

Claims (1)

1.一种半导体集成电路，包括：
沟槽电容器，所述沟槽电容器包括：
具有下部和上部的沟槽，
给沟槽下部的侧壁作衬里且形成所述电容器的掩埋极板的外延层，
给沟槽的上部侧壁作衬里的氧化物轴环，
通过介层与所述外延层隔开的节点电极。
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