CN1134845C

CN1134845C - 具有隔离轴环的沟槽电容器

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Publication number: CN1134845C
Application number: CNB991059697A
Authority: CN
Inventors: ƽ; M·施雷姆斯; ��һ
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-04-06
Filing date: 1999-04-01
Publication date: 2004-01-14
Anticipated expiration: 2019-04-01
Also published as: KR19990082940A; EP0949680A2; US6008104A; KR100598301B1; EP0949680A3; JPH11330403A; TW454341B; CN1240303A

Abstract

通过提供给轴环和沟槽底部的侧壁作衬里的节点介质，得到改进的沟槽电容器。另外，该沟槽电容器下部的直径基本等于或大于上部的直径。

Description

具有隔离轴环的沟槽电容器

本发明涉及器件及器件的制造，特别涉及沟槽电容器。

集成电路(ICs)或芯片采用了存储用电荷的电容器。采用了存储电荷的电容器的IC的一个例子是存储器IC，例如动态随机存取存储(DRAM)芯片，电容器中电荷的电平(0或1)表示一个数据位。

DRAM芯片包括互连成行和列的存储单元阵列。一般行和列的连接分别称为字线和位线。通过激活合适的字线和位线，进行从存储单元的读数据或写数据到存储单元。

一般情况下，DRAM存储单元包括与电容器相连的晶体管。该晶体管包括被沟道隔开的两个扩散区，沟道之上设置有栅。根据扩散区之间的电流方向，一个区称为漏，另一区称为源。这里涉及的扩散区可以互换地使用术语“漏”和“源”。栅耦合到字线，一个扩散区耦合到位线。另一扩散区耦合到电容器。在栅上施加合适的电压，导通晶体管，使电流通过沟道在扩散区之间流动，从而形成电容器与位线间的连接。使晶体管截止通过防止电流流过沟道切断这种连接。

存储于电容器中的电荷由于由此产生的电流泄漏随时间流失而消失。在电荷消失到中间电平(低于阈值)之前，就应刷新节点。

对缩小器件的不断要求便于具有更大密度和较小特征尺寸和单元面积的DRAM的设计。为了制造占较小表面的单元，要用如电容器之类地较小元件。然而，利用较小的电容器会导致存储容量减小，这对存储器件的性能和工作性会有负面影响。例如，读出放大器需要合适的信号电平，以可靠地读出单元中的信息。存储电容与位线电容的比例是确定信号电平的关键。如果电容器变得太小，由这个比例对于提供合适的信号来说太小。另外，较小的存储容量需要更高的刷新频率。

一般用于DRAMs的一种类型的电容器是沟槽电容器。沟槽电容器是一种形成于衬底中的三维结构。通过更深地腐蚀衬底可以增大沟槽电容器的体积或电容。因此，增大沟槽电容器的电容不会增大单元的表面积。

常规沟槽电容器包括腐蚀到衬底中的沟槽。这种沟槽中一般填充有n+型掺杂多晶硅，掺杂多晶硅用作电容器的一个电极(称作存储节点)。任选通过从掺杂剂源向包围沟槽下部的衬底区外扩散n+型掺杂剂，形成电容器的第二电极，例如称为“掩埋极板”。如掺砷的硅酸盐(ASG)等n+掺杂的硅酸盐玻璃用作掺杂剂源。提供包括氮化物的节点介质，以隔开电容器的两电极。

在沟槽的上部，设置介质轴环，以防止从节点结到掩埋极板的漏电。在形成轴环前，去掉将要形成轴环处的沟槽上部的节点介质。去掉氮化物可以防止沿轴环的垂直泄漏。

然而，去掉氮化层的上部在轴环的底部和节点介质的上缘之间的过渡区产生了针孔。针孔会降低节点介质的完整性，而且会成为从沟槽泄漏电荷的重要来源。这会减少沟槽电容器的保持时间，对性能有负面影响。

为防止针孔的形成，提供了两步沟槽腐蚀工艺。首先，利用反应离子腐蚀(RIE)局部腐蚀沟槽到轴环的深度。RIE对硬腐蚀掩模有选择性。用于RIE的一般化学试剂例如包括NF₃/HBr/He/O₂。淀积氧化物层并腐蚀，从而在沟槽侧壁上形成轴环。这种腐蚀是RIE，对于硅具有选择性，例如利用CHF₃/He/O₂、CHF₃/Ar、C₄F₈/Ar或CF₄化学试剂。形成轴环后，腐蚀沟槽的其余部分。然后在轴环上和沟槽侧壁的下部上形成节点介质。这种工艺避免了去掉节点介质上部的要求，所以避免了针孔的形成。

尽管这种两步沟槽形成法对于防止针孔来说是有效的，但用于去掉硅的第二RIE步骤会造成对轴环的过度侵蚀。轴环的退化又造成了泄漏的发生。另外，轴环用作第二RIE沟槽腐蚀的硬腐蚀掩模，以形成其直径等于轴环的内圆周直径的沟槽下部。这样，沟槽的下部比直径等于轴环外圆周直径的上部小。由于这样会减小电容器的电容，所以是不希望的。

从上述介绍可知，希望提供一种能减小电荷泄漏增大电容的沟槽电容器。

本发明涉及一种如用于存储单元中的改良的沟槽电容器。在一个实施例中，这种沟槽电容器用于DRAM的DRAM单元或嵌入DRAM芯片。这种沟槽电容器通过在衬底中形成沟槽形成。沟槽中填充有半导体材料。在一个实施例中，半导体材料包括如多晶硅(poly)或非晶硅等硅。去掉沟槽上部的半导体材料，在其中形成介质轴环。然后从沟槽底部去掉硅材料。然后，形成给轴环和沟槽底部的沟槽侧壁作衬里的节点介质。用用作沟槽电容器的电极的掺杂材料填充此沟槽。

图1展示了常规DRAM单元。

图2a-c展示了形成常规DRAM的单元的工艺；

图3展示了本发明一个实施例DRAM单元；

图4a-h展示了本发明一个实施例用于形成图3的DRAM单元的工艺；

图5展示了本发明的另一实施例；

图6a-c展示了形成本发明一个实施例的另一工艺；

图7a-c展示了形成本发明一个实施例的再一工艺；及

图8展示了本发明的另一实施例。

本发明涉及如在存储单元中的沟槽电容器。为了例示的目的，下面结合沟槽电容器DRAM单元介绍本发明。然而，本发明相当宽，可以延伸到一般的沟槽电容器单元。这种单元用于例如随机存取存储器(RAMs)、动态RAMs(DRAMs)、同步DRAMs(SDRAMs)、静态RAMs(SRAMs)及只读存储器(ROMs)等集成电路(ICs)。其它ICs包括如可编程逻辑阵列(PLAs)等逻辑器件、专用ICs(AsICs)、合并逻辑/存储ICs(嵌入DRAM)或任何电路器件。

一般情况下，许多ICs平行形成于例如硅晶片等半导体衬底上。完成处理后，切割晶片，以将ICs分离成多个分立芯片。然后将芯片封装成最终产品，这些产品例如用于计算机系统、蜂窝电话、个人数字助手(PDAs)等用户产品，或其它电子产品。为了讨论方便，结合形成单个单元介绍本发明。在介绍本发明前，首先介绍常规沟槽电容器DRAM单元。

参照图1，该图示出了常规沟槽电容器DRAM单元100。例如，在Nesbit等人的的有自对准掩埋连接条的0.6μm ² 256Mb的沟槽DRAM单元(BEST)，IEDM93-627中说明了这种常规沟槽电容器DRAM单元，此处引用作为参考。一般情况下，用字线和位线互连单元列阵，以形成DRAM芯片。

DRAM单元包括形成在衬底101上的沟槽电容器160。该衬底轻掺杂有如硼(B)等p型掺杂剂(P⁺)。通常用重掺有如砷(As)或磷(P)等n型掺杂剂(n+)的多晶硅(多晶硅)161填充沟槽。在包围沟槽下部的衬底中提供掺杂有例如As的掩埋极板165。As从形成于沟槽侧壁上的掺杂剂源如AsG扩散到硅衬底中。多晶硅和掩埋极板用作电容器的各电极。节点介质164隔离各电极，

DRAM单元还包括晶体管110。晶体管包括栅112、扩散区113和114。由沟道隔开的扩散区是通过离子注入如磷(P)等n型掺杂剂形成的。称作“节点结”的节点扩散区125将电容器耦合到晶体管。节点扩散区是从沟槽多晶硅通过掩埋连接条162外扩散形成的。

轴环168形成于沟槽的上部。如这里所用的，沟槽的上部涉及到包括轴环的部分，下部包括轴环以下的部分。轴环可以防止节点结到掩埋极板的漏电。由于漏电会导致单元保持时间的减少，提高了刷新频率，这对性能有不良影响，所以不希望有漏电。

在衬底的表面之下，提供包括如P或As等n型掺杂剂的掩埋阱170。掩埋阱中掺杂剂的峰值浓度在大约轴环的底部。一般情况下，该阱与掩埋极板相比是轻掺杂的。掩埋阱用于连接阵列中DRAM单元的各掩埋极板。

通过在栅和位线上加合适的电压，激活晶体管，从而存取沟槽电容器。一般情况下，栅构成字线，扩散区113通过接触183耦合到DRAM阵列中的位线185。位线185借层间介质层189与扩散区隔离。

提供浅沟槽隔离(STI)180，以隔离DRAM单元与其它单元或器件。如图所示，字线120形成于沟槽之上，并借STI与之隔离。字线120称为“跨越字线(passingwordline)”。这种结构称为折合位线结构。一种衬里(未示出)作为位线接触的衬里，用于将之与栅隔离。

图2a-c展示了形成沟槽电容器的两步沟槽腐蚀工艺。参见图2a，在衬底201的表面上形成基层叠层207。该衬底包括用于连接沟槽电容器的各掩埋极板的掩埋n阱。基层叠层包括如硬掩模层206、基层停止层205和基层氧化层204等各层。利用常规的光刻技术构图硬掩模层，以限定将要形成沟槽的区域202。进行第一RIE，以形成深度等于轴环深度的沟槽209。

在晶片上淀积如TEOS等氧化层267，覆盖基层叠层和沟槽的侧壁。该氧化层用作轴环。进行退火，以使该氧化层致密，从而提高氧化物的质量。

参见图2b，去掉沟槽底部的氧化物。采用如氧化物等离子体腐蚀等RIE，去掉过多的氧化物。进行第二RIE，以形成沟槽的下部。第二RIE例如是硅等离子体腐蚀。轴环作用RIE期间的腐蚀掩模。结果，沟槽下部的宽度W2小于沟槽上部的宽度W1。由于这样会减小沟槽电容器的电容，所以是不希望的。另外，第二RIE会侵蚀轴环的上部，造成对电容的保持时间有负面影响的泄漏。

形成了沟槽的下部后，任选形成n型掩埋极板265。掩埋极板是利用例如气相掺杂、等离子体掺杂或离子注入形成的。或者，淀积掺杂的硅酸盐玻璃，作为沟槽侧壁的衬里，提供掺杂剂在退火的推进下扩散到衬底中的掺杂剂源。例如通过用BHF的化学腐蚀去掉掺杂的硅酸盐玻璃。

参见图2c，在晶片上淀积节点介质层264，作为沟槽侧壁的衬里。然后用多晶硅217填充沟槽。沟槽填充工艺还用多晶硅覆盖了晶片的表面。多晶硅重掺杂有n型掺杂剂。

继续该工艺，形成如图1所示的DRAM单元的其余部分。包括使多晶硅、轴环及沟槽中节点介质凹下，并形成连接条，限定形成STI的隔离区，淀积并构图包括栅叠层的各层，淀积层间介质层，开出接触开口，形成位线。例如，在Nesbit等人的有自对准掩埋连接条的0.6μm ² 256Mb的沟槽DRAM单元，IEDM 93-627和El-Kareh等人的固态技术p-89中说明了这种工艺，此处引用作为参考。

根据本发明，提供一种改进的沟槽电容器。该沟槽电容器包括形成轴环上的节点介质，避免了去掉节点介质层上部的要求。这可以避免在轴环和介质层的上缘的过渡区形成针孔。另外，沟槽的下部的宽度或直径实际上至少约等于上部的宽度或直径。因此，减少了泄漏，增大了电容。

图3展示了根据本发明一个实施例应用于DRAM单元300中的沟槽电容器360。如图所示，该DRAM单元是具有掩埋连接条的合并隔离节点沟槽(MINT)单元。利用表面连接条的其它单元构形也是可以的。例如在利用0.25微米设计规则的256兆位DRAM芯片中的沟槽的一般尺寸约为7-8微米深，沟槽开口约0.25微米乘0.50微米。

如图所示，该沟槽电容器形成于衬底301中。衬底例如用第一导电类型的掺杂剂轻掺杂。在一个实施例中，衬底轻掺杂有p型掺杂剂(p-)，如B。也可以利用重掺杂p型(p+)衬底。例如可以用p+/p-外延衬底。这种衬底包括一般厚为2-3微米，掺杂剂浓度约10¹⁹cm^-3的p-外延层。B的浓度约为1.5×10¹⁶cm^-3。p型阱351提供阵列器件110的隔离。P阱的掺杂浓度约为5×10¹⁷cm^-3-8×10¹⁷cm^-3。

根据本发明，沟槽下部的宽度W2基本上等于或大于其上部的宽度W1。任选掩埋极板365包围沟槽的下部，如图所示，掩埋极板与沟槽的上部部分重叠。掩板板用作电容的电极，沟槽一般包括重掺杂有第二导电类型的掺杂剂的半导体320。该半导体材料例如是多晶硅。多晶硅例如重掺杂有如As或P等n型掺杂剂(n⁺)。在一个实施例中，多晶硅重掺杂有As。As的浓度约为10¹⁹-10²⁰cm^-3。

节点介质层364隔开电容器的各电极。根据本发明，节点介质给轴环的内壁和沟槽下部的沟槽侧壁作衬里。介质层例如包括氮化物或氮化物/氧化物。也可采用氧化物/氮化物/氧化物或如氧化物、氮化氧化物或NONO等其它合适的介质层或叠层。

连接电容器的掩埋极板365与DRAM阵列中其它电容器的是包括第二导电类型的掺杂剂的掩埋阱370。在一个实施例中，掩埋阱通过注入如As或P等n型杂质形成。阱的浓度一般约为1×10¹⁷cm^-3-1×10²⁰m^-3。掩埋阱还可以形成有n型外延层，且连接到参考电压。通过连接DRAM阵列中各电容器的掩埋极板与公共参考电压，可以使介质层中的最大电场最小，所以可以提高可靠性。在一个实施例中，参考电压在位线下和高电压极限之间的中间点，一般称为V_DD/2。也可以采用如地电压等参考电压。

在掺杂的多晶硅之上设置连接条362。掺杂剂从掺杂多晶硅361中外扩散到硅中，形成节点扩散区325或节点结，以耦合晶体管与电容器。尽管结合掩埋连接条介绍了所示的实施例，但也可以采用如表面连接条等其它类型的耦合。

轴环设置在沟槽的上部，并延伸到约掩埋极板的上部。如图所示，轴环稍微凹到衬底表面以下，以容纳掩埋连接条362。轴环包括介质材料。在一个实施例中，首先形成热氧化层，然后在其上淀积TEOS层。轴环防止或减少了从节点结到掩埋极板的漏电。在一个实施例中，轴环约1.2微米深，20-90nm厚。

在沟槽的上部设置STI 380，以隔离DRAM单元与阵列中的其它单元，并防止连接条形成于相邻的电容器之间。如图所示，STI与沟槽的一部分重叠，留下其余部分允许电流在晶体管和电容器之间流动。在一个实施例中，STI标称重叠约沟槽宽度的一半。STI防止或减少了连接条到连接条的漏电。STI的深度约0.25微米。

晶体管310包括栅叠层312和漏/源扩散区313和314。扩散区包括n型掺杂剂，如As或P。扩散区314耦合到节点结325。栅叠层也称为字线，包括多晶硅层315。一般情况下，多晶硅掺杂有或者n型或者p型掺杂剂。任选可以在多晶硅层上形成金属硅化物层(未示出)，以减小栅叠层的薄层电阻。多晶硅和硅化物有时称为“多晶硅和硅化物(polycide)”。

如图所示，栅叠层上覆盖用作腐蚀掩模的氮化层316，以隔离字线。或者，用侧壁氧化物(未示出)和衬里317隔离字线。衬里例如包括氮化物或其它合适的材料。衬里也用作无边界(borderless)接触383形成期间的腐蚀停止层。无边界接触提供扩散区313与位线385之连接。介质层389例如BPSG或其它介质材料如氧化物，隔离位线与扩散区。提供衬里(未示出)以隔离接触与栅。

跨越字线320形成于STI 380之上，跨越字线与沟槽被STI和厚帽盖氧化物隔离。在一个实施例中，跨越位线的边缘基本上与沟槽的侧壁对准。这种构形称作折合位线结构。也可以采用如开路(open)或开路折合(open folded)结构。

如上所述，第一导电类型是p型，第二导电类型是n型。本发明还可以应用于具有形成于n型衬底上的p型多晶硅的沟槽电容器。另外，可以用杂质原子重掺杂或轻掺杂衬底、阱、掩埋极板和DRAM单元的其它元件，以得到所需的电特性。

尽管第一导电类型是p型，第二导电类型是n型，但也可以在n型衬底上形成带有用p型多晶硅填充的沟槽的DRAM单元。另外，可以用杂质原子重或轻掺杂衬底、阱、掩埋极板和DRAM单元的其它元件，以得到实现所需要的电特性，另外，可以采用垂直晶体管或其它类型的单元布局。

图4a-g展示了根据本发明形成DRAM单元的工艺。参见图4a，提供其上将制造DRAM单元的衬底401。衬底的主表面不严格，可以用任何合适的晶向，如(100)、(110)、或(111)。在一个例示实施例中，衬底用如B等p型掺杂剂轻掺杂(p-)。B浓度约为1-2×10¹⁶cm^-3。

衬底还可以包括n型掩埋阱470。掩埋阱包括P或As掺杂剂。在一个实施例中，构图掩模，以限定掩埋阱区。然后在衬底的掩埋阱区中注入n型掺杂剂。掩埋阱用于隔离P阱451与衬底，还构成电容器的掩埋极板之间的导电桥。注入的浓度和能量约为大于1×10¹³cm^-3和约1.5Mev。或者，通过注入，然后在衬底表面上生长外延层，从而形成掩埋阱。授予Bronner等人的美国专利5250829介绍了这种技术，这里引用作参考。

一般基层叠层407形成于衬底表面上。基层叠层例如包括基层氧化层404和停止层405。停止层用作随后工艺的抛光或腐蚀停止层，例如包括氮化物。停止层上的是硬掩模层406。硬掩模层包括TEOS。硬掩模层也可以用如BSG等其它材料。此外，可以采用抗反射涂层(ARC)，以提高光刻的分辨度。

利用常规的光刻技术构图硬掩模层，以限定将形成沟槽的区域。这包括淀积抗蚀层，并用所要求的图形选择性曝光。然后显影抗蚀层，并根据所用的是正型还是负型抗蚀剂，去掉曝光或未曝光的部分。然后腐蚀基层叠层的暴露部分到衬底的表面。然后用反应离子腐蚀(RIE)形成深沟槽408。

在晶片上淀积半导体层452，以填充沟槽。半导体层例如包括硅。在一个实施例中，半导体层包括多晶硅。也可以采用非晶硅。也可以采用在高达约1050-1100℃的温度下具有温度稳定性，且可以相对于ultride或氧化物被选择性地去掉的其它类型的材料。由于其随后将被去除，所以多晶硅层414称为损耗多晶硅层。一般情况下，在用多晶硅填充沟槽前，会形成自然氧化膜，作为沟槽侧壁的衬里。这种氧化层一般厚约0.3-1nm。然后使多晶硅凹下到轴环的底部附近。使多晶硅凹下的步骤例如包括利用CMP、化学干法腐蚀(CDE)、或RIE平面化，以形成带有沟槽中的多晶硅上部及基层叠层的共面的表面。进行RIE，使沟槽中的多晶硅凹下。也可以采用CDE使多晶硅凹下。最好是利用CDE或RIE一步平面化多晶硅和使多晶硅凹下。

然后在晶片上淀积介质层467，覆盖基层叠层和沟槽侧壁。采用此介质层形成轴环。介质层例如包括氧化物。在一个实施例中，首先生长热氧化物层，然后通过利用TEOS的化学汽相淀积(CVD)，如等离子增强CVD(PECVD)或低压CVD(LPCVD)等淀积氧化层，从面形成介质层。可以通过退火使该CVD氧化层致密化。该氧化物层的厚度应足以防止垂直漏电。该层一般厚约10-50nm。或者，介质层包括一层热氧化物层。

在另一实施例中，介质层由CVD氧化物形成。形成了CVD氧化物后，进行退火，以使氧化物致密。退火例如在Ar、N₂、O₂、H₂O、N₂O、NO、或NH₃气氛中进行。可以用如O₂或H₂O等氧化气氛，在CVD氧化物之下形成热氧化物层。来自气氛的氧通过CVD氧化物扩散，在衬底表面上形成热氧化层。如果需要，这有利于热氧化物的形成，不需要在淀积CVD氧化物前进行热氧化步骤。退火一般在1000-1100℃的温度下进行约0.5-3小时。

参见图4b，例如利用RIE腐蚀介质层，对轴环开口。选择轴环开口RIE化学试剂，以便对多晶硅或氮化物选择性地腐蚀氧化物。RIE从基层叠层的表面和开口的底部去掉介质层。介质层留在硅侧壁上，形成轴环468。如图所示，轴环的上部受到轻微的侵蚀，形成为锥形上部。

参见图4c，从沟槽底部去掉损耗多晶硅层。最好是利用CDE去掉损耗多晶硅层。在暴露的沟槽侧壁上一般存在着薄自然化物层。这种自然氧化物足以用作CDE腐蚀的停止层。例如利用NF₃+Cl₂的CDE，可以相对于氧化物具有较高选择性地腐蚀硅或多晶硅，从而可以利用薄自然氧化层作腐蚀停止层去掉多晶硅。例如，已发现利用自然氧化物作腐蚀停止层，从沟槽上去掉多晶硅时，约4000∶1的选择性是有效的。

在一个实施例中，采用利用Cl₂的CDE，提高了硅或多晶硅相对氧化物的腐蚀选择性。约12sccm的流量实际上导致了氧化物腐蚀速率为0，同时多晶硅的腐蚀速率为约2微米每分钟。所以可以用自然氧化层作去掉损耗多晶硅的有效腐蚀停止层。自然氧化物的厚度一般应为约1nm，最好是约1.5nm。

或者，通过例如利用KOH或HF∶HNO₃∶CH₃COOH的湿法腐蚀去掉多晶硅。然而，利用KOH会导致沟槽侧壁上的K污染，需要另外的清洗步骤。因为RIE是各向异性的，所以也可以用RIE去掉多晶硅。RIE去掉多晶硅的合适化学试剂包括SF₆。还可以用相对于氧化物或氮化物选择性腐蚀多晶硅的其它合适化学试剂，如NF₃/HBr。相对于氧化物或氮化物RIE腐蚀多晶硅的选择性在平坦表面上约小于100∶1，但由于RIE腐蚀期间离子的运动在垂直方向占优势，所以在垂直表面上的选择性提高到大于约2000∶1。由于在垂直表面上多晶硅相对于氧化物或氮化物有高选择性，所以只对轴环的上部有侵蚀。然而，由于在衬底表面以下轴环未被侵蚀，所以这种侵蚀不成问题。

去掉多晶硅后，任选形成包括n型掺剂如As或P的掩埋极板465，用作第二电极。轴环用作隔离掩模，只允许轴环以下的区域被掺杂。掺杂剂的浓度约为1×10¹⁹-10²⁰cm^-3。为形成掩埋极板，采用利用PH₃或AsH₃的气相掺杂、等离子掺杂或等离子浸没离子注入(PIIII)。例如，在Ransom等人的J.Electrochemical.SocVol 141，No 5(1994)pp.1378；美国专利5344381；美国专利4937205和于1998年2月申请的题为“IMPROVED TECHNIQUESFOR FORMING TRENCHCAPACITORS IN AN INTRGRATED CIRCUIT”的共同待审的美国专利申请USSN＿介绍了这些技术，这里引用作参考。也可以采用利用轴环作隔离掩模的离子注入。或者，用如ASG等掺杂硅酸盐玻璃作掺杂剂源形成掩埋极板。在Becker等人的Electrochmecal.Soc.Vol.136(1989)pp.3033中介绍了利用掺杂硅酸盐玻璃作掺杂剂源，这里引用作参考。在采用掺杂硅酸盐玻璃时，在形成了掩埋极板后去掉该层。

参见图4d，在晶片上淀积为节点介质层464，覆盖基层叠层的表面和沟槽内部。介质层用作隔开电容器各极板的节点介质。在一个实施例中，介质层包括NO膜叠层。通过淀积然后再氧化的氮化物层，形成NO膜叠层。例如通过在FTP设备中的热氮化和CVD氮化形成厚约6.5nm的氮化层。在例如约900℃的温度下再氧化该氮化层。氮化层的再氧化一定程度上增加了氮化层的厚度。也可以采用如氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-氧化物-氮化物(ONON)等其它的介质膜叠层。另外，还可以采用薄氧化物、氮化物或氮化氧化膜。

在晶片的表面上淀积多晶硅层461，填充沟槽并覆盖基层叠层。例如利用CVD或其它已知技术淀积多晶硅。如图所示，该多晶硅层是保形的。用n型掺杂剂，如P或As掺杂此多晶硅。在一个实施例中，用As掺杂该层。As的浓度约为1×10¹⁹-1×10²⁰cm^-3。用掺杂有As的多晶硅填充沟槽。掺杂多晶硅用作电容顺的一个电极(或节点电极)。或者，该层包括非晶硅。该材料可以是现场掺杂或随后掺杂的。

参见图4e，例如通过利用如NF₃/Cl₂或NF₃/HBr或SF₆等合适的化学试剂的CDE或RIE，使多晶硅461凹下。在一个实施例中，多晶硅凹到约基层氮化层的水平。这有利于保护基层氧化物在随后的湿法腐蚀期间不被钻蚀。如果钻蚀没有问题，则可以使多晶硅凹到掩埋连接条的深度。

在图4f中，通过例如利用DHF和HF/Glycerol的湿法腐蚀，去掉多晶硅层的残余节点介质层。然后通过例如利用BHF的湿法腐蚀，剥离掩模层。也可以利用CDE去掉硬掩模。在某些实施例中，在该工艺流程之前去掉硬掩模，如形成深沟槽之后。如图所示，也使沟槽中的轴环和介质层稍微凹下。

在一个实施例中，如图4g所示，形成掩埋连接条462。例如利用使沟槽中的掺杂多晶硅415凹下的腐蚀进行掩埋连接条的形成。该腐蚀一般为RIE。使多晶硅凹到足以形成掩埋连接条的深度。在一个实施例中，多晶硅凹到硅表面之下约0.1微米。然后利用湿法腐蚀使轴环和节点介质凹到掺杂多晶硅上表面下。湿法腐蚀采用BHF或其它氧化物腐蚀化学试剂。也可以采用CDE。轴环氧化物一般凹到凹下的多晶硅上部之下约50nm。该湿法腐蚀也使节点介质凹下。然而，腐蚀使节点介质凹下小于轴环氧化物。这造成了较小的掩埋连接条开口。可以采用例如利用HF/Glycerol化学剂剂的附加氮化物腐蚀，以增大掩埋连接条开口。增大掩埋连接条开口有利于降低掩埋连接条电阻。凹槽的深度当然取决掩埋连接条的设计要求。

在衬底上淀积多晶硅层，覆盖氮化层和沟槽上部。也可以采用非晶硅、所淀积的层是未掺杂的。平面化该层到氮化物停止层405。平面化后，沟槽中的多晶硅例如凹到衬底表面以下约0.05微米，在掺杂多晶420上留下了厚约0.10微米的掩埋连接条462。也可以采用一步RIE或CDR平面化和使该层凹下。

参见图4h中，限定DRAM单元的有源区(AA)。在衬底表面上淀积抗反射涂层(ARC)，覆盖氮化物停止层和连接条。ARC用于提高限定有源区(AA)的光刻工艺的分辨率。在ARC层上形成抗蚀层，用作AA腐蚀的掩模。然后利用常规光刻工艺限定有源区。然后例如利用RIE各向异性腐蚀单元的非有源区。非有源区是将形成STI 480的区域。

如图所示，STI与沟槽的一部分重叠，切掉了部分连接条440。在随后的退火中，掺杂剂从掺杂多晶硅通过连接条向上和向外扩散，形成扩散区425。STI的深度约为0.25微米。非有源区被腐蚀到氧化物轴环上部之下。在一个实施例中，非有源区被腐蚀到衬底表面以下约0.25微米。

腐蚀了非有源区后，去掉抗蚀层和ARC层。为确保没有残留的抗蚀层或ARC，进行清洗步骤。为防止氧扩散到硅和多晶硅侧壁中，提供衬里(未示出)，以保护非有源区。衬里例如包括氮化物。一般在形成氮化物衬里之前，在暴露的硅上热生长钝化氧化物。例如利用低压化学汽相淀积(LPCVD)形成氮化物衬里。氮化物衬里形成于衬底表面之上，覆盖氮化层和非有源STI区。

在衬底表面上形成介质材料，介质材料例如包括SiO₂。在一个实施例中，介质材料是TEOS。也可以采用高密度等离子体(HDP)氧化物或其它合适的隔离材料。介质层的厚度应足以填充非有源区。由于介质层一般是保形的，所以采用例如CMP等平面化技术。在Nesbit等的有自对准掩埋连接条的0.6μm ² 256Mb的沟槽DRAM单元，IEDM 93-627中说明了这种技术，此处引用作为参考。抛光衬底表面，以便基本上平面化STI和氮化物层。

然后例如利用湿法化学腐蚀去掉基层停止层。湿法化学腐蚀对氧化物有选择性。此时，还利用对硅有选择性的湿法腐蚀去掉基层氧化物。去掉了基层氧化物后，在晶片的表面上形成氧化层。该氧化层称为“栅损耗层”，用作随后注入的掩蔽氧化物。

为了限定DRAM单元的N沟道存取晶体管410的p型阱451的区域，在氧化物层上淀积抗蚀层，并适当地构图，以暴露P阱区。如图所示，在阱区中注入如硼(B)等p型掺杂剂。掺杂剂注入的深度应足以防止穿通，并减小薄层电阻。掺发杂剂的分布设计成实现所要求的电特性，例如栅阈值电压(Vt)。

此外，还形成n沟道支持电路的p阱。关于互补金属氧化物硅(CMOS)器件的互补阱，形成n型阱(n阱)。形成n阱需要用于限定和形成n阱的另外的光刻和注入步骤。由于有p阱，设计n阱的分布，以实现所需的电特性。形成各阱后，去除栅损耗层。

形成用于构成晶体管的栅的各层。这包括形成用作栅氧化物的栅氧化层415、多晶层416和帽盖氮化层418。多晶硅层一般可以包括如WSix等金属硅化物417，形成多晶硅和硅化物，以减小薄层电阻。然后，构图各栅层，以形成晶体管410的栅叠层。通常在沟槽上面形成跨越栅叠层420，并STI将栅叠层与沟槽隔离。通过注入如P或As等n型掺杂剂形成源/漏扩散区413和414。在一个实施例中，P注入到源和漏区。注入的剂量和能量选择为使掺杂剂的分布能够实现所需要的电特性。为了改善扩散及源和漏与栅的对准，可以使用氮化物间隔层(未示出)。扩散区414连接到扩散区425，形成节点结。

在晶片表面上形成介质层489，覆盖栅和衬底表面。介质层例如包括BPSG。也可以用其它介质层，例如TEOS。如图所示，腐蚀无边界接触开口483，暴露扩散区413。然后用如n+掺杂多晶硅等导电材料填充接触开口，于其中形成接触栓塞。代表位线的金属层485形成于介质层上，以通过接触栓塞与源接触。

图5展示了本发明的另一实施例。如图所示，沟槽电容器下部的宽度W2或直径大于上部的W1。增大W2增大了电容器的电容。为实现这种结构，通过例如利用NF₃/Cl2化学试剂的CDE，如图4b所示，去掉损耗多晶硅层。也可以采用选择性腐蚀硅的其它化学试剂。除此之外，还可以采用利用SF₆、NF₃/HBr的RIE或利用KOH化学试剂的湿法腐蚀。例如利用CDE腐蚀扩展沟槽的底部。例如在T.Ozaki等人的“0.28μm²Trench Cell Technologies with Bottle-shapedCapacitor for1 Gigabit DRAMs”介绍了沟槽的扩展技术，这里引用作参考。选择CDE腐蚀的腐蚀剂，以便也去掉沟槽侧壁上的薄自然氧化膜。可以通过减小Cl₂的流量，以降低对氧化物的腐蚀选择性实现，或通过改变化学试剂实现。

计时湿法腐蚀或CDE，以去掉损耗多晶硅层，同时限制扩展延伸到或与相邻沟槽接触。沟槽底部的扩展小于相邻沟槽间最小间隔的约50％，最好是小于相邻沟槽间最小间隔的约20-30％。由于相邻沟槽间的最小间隔一般等于约最小基础规则(groundrule)(GR)，扩展应限制到小于GR的50％。例如这将提供瓶形沟槽，其下部直径小于2GR。最好是，沟槽扩展约GR的20-40％。

去掉了损耗多晶硅层和腐蚀停止层后，可以任选形成掩埋极板。可以采用形成掩埋极板的不同技术，例如用如AsH₃或PH₃在约1000-1100℃的气相掺杂，As或P的离子注入、等离子浸没离子注入。然后淀积掺杂多晶硅，形成节点电极。掺杂的多晶硅由于填充了沟槽的下部在其中构成空洞572。由于空洞位于沟槽的下部，不会对随后的处理或器件功能有负面影响。还可以采用增大沟槽电容的其它技术，例如，在沟槽中形成半圆形硅晶粒(HSG)，或在节点介质淀积前，将沟槽侧壁弄粗糙。

图6a-c展示了本发明形成DRAM单元的另一工艺的一部分。参见图6a，提供衬底601。如图所示，衬底包括n型掩埋阱670。在衬底的表面上形成基层叠层407，该层例如包括基层氧化层404、抛光停止层405、和硬掩模层406。构图基层叠层，以限定沟槽区602，并利用RIE在其中形成深沟槽608。

形成沟槽后，在沟槽侧壁上淀积腐蚀停止层676。如果沟槽侧壁上的自然氧化层太薄(约小于1nm)，不足以用作腐蚀停止层时，该腐蚀停止层特别有用，腐蚀停止层覆盖基层叠，并给沟槽侧壁作衬里。在一个实施例中，腐蚀停止层包括可以相对于其选择性地去掉多晶硅的材料。腐蚀停止层的厚度足以从沟槽去掉随后淀积的损耗材料615，而不会扩展侧壁，避免瓶形沟槽。所需要的实际厚度根据去掉损耗多晶硅所用的腐蚀的工艺条件最佳化。该层的厚度一般为1-20nm，最好是约1-5nm。

在一个实施例中，腐蚀停止层包括介质材料，如利用如热生长或CVD等不同技术形成的氧化物、氮化物或氧氮化物。腐蚀停止层最好是包括氧化。采用氧化物有利于避免在形成轴环之前去除上部或在去掉损耗多晶硅之后去除下部的需要。

在晶片上淀积损耗多晶硅652，填充沟槽608。使损耗多晶硅凹下，从沟槽的上部去除之。多晶硅凹以大约轴环的底部。任选例如利用包括DHF化学试剂的湿法腐蚀去掉沟槽上部暴露部分的腐蚀停止层。然后形成轴环667，覆盖沟槽侧壁的上部和损耗多晶硅的上部。用作轴环氧化物的介质层一般包括CVD氧化物下的薄热氧化物。可以任选进行退火，以使轴环层致密。或者，通过淀积CVD氧化物，并在氧化气氛中使之致密，从而形成轴环氧化物。这有利于在沟槽/CVD氧化物界面形成热氧化层，以提高轴环的可靠性。

参见图6b，利用RIE腐蚀轴环层，以形成轴环668。然后用RIE或CDE去掉损耗多晶硅651。也可以用湿法腐蚀去掉损耗材料。氧化物腐蚀停止层用于防止去除损耗多晶硅期间腐蚀扩展到沟槽侧壁，参见图6c，然后去掉氧化物腐蚀停止层。然后利用先前讨论过的技术形成掩埋极板665。在晶片上淀积介质层664，覆盖轴环和沟槽下部的沟槽侧壁，介质层用作沟槽电容器的节点介质。然后淀积掺杂多晶硅层661，填充沟槽。如图4d-h所示，继续进行形成沟槽电容器和存储单元的工艺。

图7a-c展示了本发明的另一实施例。如图所示，在衬底的表面上形成基层叠层407，该层例如包括基层氧化层704、停止层705、和硬掩模层706。构图基层叠层，以限定沟槽区。进行RIE，在沟槽区形成深沟槽708。还在衬底中提供n型掩埋阱770。

形成沟槽后，剥离硬掩模层，在衬底表面上留下基层停止层705和基层氧化物704。形成腐蚀停止层776，以用作从沟槽去掉损耗多晶硅752的腐蚀停止层，形成腐蚀停止层后，淀积损耗多晶硅层，填充沟槽。使损耗多晶硅层凹下到所要求的深度，到大约轴环的底部。例如利用湿法DHF腐蚀或CDE，去掉腐蚀停止层的暴露部分。去除腐蚀停止层的暴露部分，还可以去掉DTRIE损伤和污染，提高了随后形成的轴环的可靠性。然后淀积介质层767，覆盖沟槽的表面和侧壁。用介质层形成轴环。进行退火，使介质层致密。或者，淀积CVD氧化物，并在氧化气氛中退火，以使CVD氧化物致密，并在一个热处理步骤中，在CVD氧化物之下形成热氧化物。

参见图7b，进行RIE，形成轴环768。RIE后，去掉损耗多晶硅层和腐蚀停止层，参见图7c，利用已介绍的技术形成掩埋极板765。形成节点介质764。然后用n型掺杂的多晶硅填充沟槽。此时，如图4e-h所示继续进行该工艺。

参见图8，该图展示了本发明另一实施例的DRAM单元。如图所示，DRAM单元包括耦合到晶体管810的沟槽电容器860。除包围沟槽下部的掩埋极板外，沟槽电容器860与图3所示的沟槽电容器类似。形成没有掩埋极板的电容器采用与图4、6和7所介绍的类似工艺流程。然而，跳过例如图4c、6c和7c所示的形成掩埋极板的步骤。这意味着，去掉损耗多晶硅后，淀积节点介质层，代替形成掩埋极板。

在使用腐蚀停止层防止沟槽下部扩展的各实施例中，在去掉损耗多硅和腐蚀停止层后，形成节点介质。此外，还可跳过形成掩埋极板的工艺，形成图5所示的瓶形沟槽电容器，不形成掩埋极板。例如去掉了损耗多晶硅和使沟槽下部扩展后，形成节点介质。

尽管结合不同实施例具体展示和介绍了本发明，但所属领域的技术人员应认识到，在不脱离本发明范围的情况下，可以对发明做出改形和改变、因此，本发明的范围不能结合上述说明限定，而是参考所附权利要求书及其等效物的所有范围限定。

Claims

1.一种沟槽电容器，包括：

在单晶半导体衬底中制成的沟槽，该沟槽包括上部区域和下部区域，其中下部区域的直径至少等于上部区域的直径；

在沟槽的上部区域中、包括氧化物的隔离轴环；

一介质层作为沟槽的上部区域中及沟槽的下部区域中的轴环的衬里，该介质层成为沟槽电容器的节点介质；

填满沟槽的导电材料，而导电材料作为电容器的极板；和

藉着在隔离轴环上方的连接条耦合到电容器的晶体管，连接条与电容器的第一极板接触，其中晶体管和电容器形成存储器单元。

2.权利要求1的沟槽电容器，其中氧化物隔离轴环由CVD氧化物及热氧化物组成。

3.权利要求1的沟槽电容器，其中所述连接条包括一掩埋连接条。

4.权利要求3的沟槽电容器，其中氧化物隔离轴环包括CVD氧化物和热氧化物。

5.一种沟槽电容器，包括：

在沟槽的上部区域中的隔离轴环，其中该隔离轴环包括氧化物；

填满沟槽的导电材料，而导电材料作为电容器的极板。

6.权利要求5的沟槽电容器，其中氧化物隔离轴环包括CVD氧化物及热氧化物。