CN109496355A - 具有使用背面衬底减薄形成的半导体插塞的三维存储设备 - Google Patents

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Abstract

公开了3D存储设备及其形成方法的实施例。在示例中，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过存储器叠层；以及存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。

Description

具有使用背面衬底减薄形成的半导体插塞的三维存储设备
技术领域
本公开内容的实施例涉及三维(3D)存储设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储设备及其形成方法的实施例。
在一个示例中，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过存储器叠层；以及存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。
在另一示例中，一种3D存储设备包括：第一存储器堆栈(deck)，包括第一多个交错的导电层和电介质层；第一存储器堆栈上的蚀刻停止层；第二存储器堆栈，包括蚀刻停止层上的第二多个交错的导电层和电介质层；沟道结构，垂直延伸穿过第一和第二存储器堆栈和蚀刻停止层；以及半导体插塞，在第二存储器堆栈的顶表面上方并与沟道结构接触。
在又一个示例中，公开了一种用于形成3D存储设备的方法。在第一衬底的正面上形成包括交错的牺牲层和电介质层的电介质叠层。穿过电介质叠层形成沟道孔。沿着沟道孔的侧壁并在底表面上形成存储膜和半导体沟道。通过用导电层替换电介质叠层中的牺牲层来形成包括交错的导电层和电介质层的存储器叠层。第一衬底附接到第二衬底。第一衬底的正面朝向第二衬底。从第一衬底的背面减薄第一衬底，以去除存储膜和半导体沟道在沟道孔的底表面上的部分。在减薄的第一衬底中形成半导体插塞以接触半导体沟道。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实施和使用本公开内容。
图1示出了示例性3D存储设备的截面。
图2A示出了根据本公开内容的一些实施例的示例性3D存储设备的截面。
图2B示出了根据本公开内容的一些实施例的另一示例性3D存储设备的截面。
图3A-3M示出了根据本公开内容的一些实施例的用于形成具有使用背面衬底减薄的半导体插塞的3D存储设备的示例性制造过程。
图4A-4B示出了根据本公开内容的一些实施例的用于形成具有使用背面衬底减薄的半导体插塞的3D存储设备的示例性方法的流程图。
将参考附图对本公开内容的实施例进行描述。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都将在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对侧向平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文中称为“存储器串”，诸如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”表示标称垂直于衬底的侧向表面。
在诸如3D NAND存储设备的一些3D存储设备中，半导体插塞通常形成在NAND存储器串的一端，其用作晶体管的沟道以控制NAND存储器串的源极。在利用诸如具有96级或更多级的先进技术制造3D NAND存储设备时，通常使用双堆栈架构，这需要去除牺牲层，该牺牲层暂时填充半导体插塞上方的下堆栈中的下沟道孔并且利用存储膜同时对下沟道孔和上沟道孔两者进行填充并填充半导体沟道(称为“单沟道形成”(SCF))。
例如，图1示出了在制造阶段的示例性3D存储设备100的截面，该制造阶段用于形成在衬底102上方垂直延伸穿过双堆栈电介质叠层104(包括下电介质堆栈104A和上电介质堆栈104B)的NAND存储器串110。下电介质堆栈104A和上电介质堆栈104B中的每一个包括多个对，每对包括牺牲层106和电介质层108(本文称为“电介质层对”)。一旦完成所有制造过程，通过栅极替换工艺用存储器叠层替换电介质叠层104，其用导电层替换每个牺牲层106。NAND存储器串110包括分别穿过下电介质堆栈104A和上电介质堆栈104B形成的下沟道结构112A和上沟道结构112B。NAND存储器串110还包括位于其下端的半导体插塞114和位于其上端的沟道插塞116。如图1所示，半导体插塞114延伸到衬底102的一部分中，即在衬底102的顶表面下方。
下沟道结构112A和上沟道结构112B(统称为“沟道结构”112)包括沿其侧壁和在其底表面上的存储膜118和半导体沟道120。为了使半导体沟道120接触存储膜118下面的半导体插塞114，需要执行“SONO穿孔”工艺以蚀刻穿过在下沟道结构112A的底表面上形成存储膜118和沟道牺牲层(未示出)的阻挡层122、储存层124和隧道层126。由于SONO穿孔工艺使用高能蚀刻剂等离子体，因此对于上沟道结构112B和下沟道结构112A存在窄工艺裕度(例如，小于10nm)以在其接合位置处叠置(overlay)从而避免在接合位置处的侧壁损坏和/或底表面上的蚀刻不足(under-etch)。
此外，为了形成半导体插塞114并适应SONO穿孔工艺，需要首先在存储膜118上方沉积沟道牺牲层，然后回蚀刻以形成用于沟道插塞116的凹槽，并最终由半导体沟道120代替，这增加了工艺的复杂性和成本。由于填充沟道牺牲层引起的空隙形成和晶圆弯曲和翘曲问题，使用沟道牺牲层也降低了产量。在一些情况下，去除沟道牺牲层还可能导致对下面的半导体插塞114的损坏和/或在沟道孔中留下残留物，这可能直接导致单元功能故障。
根据本公开内容的各种实施例提供了背面衬底减薄工艺，其可以代替传统的SONO穿孔工艺，用于在3D存储设备中形成半导体插塞。该工艺可以释放更多的上沟道孔叠置的裕度，从而减轻了制作上沟道孔中的光刻对准和蚀刻工艺的挑战。消除SONO穿孔工艺和沟道牺牲层可以降低由底部蚀刻不足、侧壁和半导体插塞损坏、沟道孔残留物等引起的单元故障风险。此外，在一些实施例中，在上和下电介质堆栈之间形成蚀刻停止层以降低由于上沟道孔叠置的移位而引起的损坏下电介质堆栈中的电介质层对的风险。
图2A示出了根据本公开内容的一些实施例的示例性3D存储设备200的截面。3D存储设备200可以包括衬底202，衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上的锗(GOI)、玻璃、石英或任何其他合适的材料。在一些实施例中，衬底202是载体衬底。如下面详细描述的，载体衬底可以使用任何合适的连接工艺(例如键合、粘合、熔合等)在连接界面206处附接到减薄的存储器阵列器件芯片240的正面。可以理解，在一些实施例中，在形成减薄的存储器阵列器件芯片240之后，从3D存储设备200去除载体衬底。如图2A所示，减薄的存储器阵列器件芯片240可以包括存储器叠层204(包括第一存储器堆栈204A，第一存储器堆栈204上的蚀刻停止层208，以及蚀刻停止层208上的第二存储器堆栈204B)和存储器叠层204上方的半导体层210(例如，减薄的衬底)。可以通过使用研磨、化学机械抛光(CMP)和/或蚀刻工艺减薄衬底来形成半导体层210。在一些实施例中，连接界面206垂直地位于衬底202和存储器叠层204之间。根据一些实施例，绝缘层212(例如电介质层)垂直地设置在存储器叠层204和半导体层210之间。
注意，x和y轴包括在图2A中以进一步示出3D存储设备200中的部件的空间关系。3D存储设备200的衬底202包括在x方向(即，横向方向)上横向延伸的两个侧向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在y方向上位于3D存储设备的最低平面中时，在y方向(即垂直方向)上相对于3D存储设备的衬底(例如，衬底202)确定3D存储设备(例如，3D存储设备200)的一个部件(例如，层或器件)是在另一部件(例如，层或器件)的“上”、“上方”还是“下方”。在整个本公开内容中应用了用于描述空间关系的相同概念。
在一些实施例中，3D存储设备200是NAND闪速存储设备，其中以在衬底202上方垂直延伸的NAND存储器串214的阵列的形式提供存储单元。存储器阵列器件可以包括NAND存储器串214，其延伸穿过各自包括导电层203和电介质层205(本文称为“导体/电介质层对”)的多个对。堆叠的导电/电介质层对在本文中也称为存储器叠层204。存储器叠层204中的导电/电介质层对的数量(例如，32、64、96或128)确定3D存储设备200中的存储单元的数量。存储器叠层204可包括多个交错的导电层203和电介质层205。存储器叠层204中的导电层203和电介质层205可在垂直方向上交替。导电层203可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层205可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，存储器叠层204具有双堆栈架构，其包括第一存储器堆栈204A和第二存储器堆栈204B。第一存储器堆栈204A和第二存储器堆栈204B中的每一个中的导电/电介质层对的数量可以相同或不同。存储器叠层204还可包括垂直设置在第一存储器堆栈204A和第二存储器堆栈204B之间的蚀刻停止层208。蚀刻停止层208可包括金属，例如W、Co、Cu、Al或其任何组合。在一个示例中，蚀刻停止层208是钨层。蚀刻停止层208还可以包括半导体，例如多晶硅、非晶硅、硅化物或其任何组合。蚀刻停止层208可以包括与形成电介质层205的材料(例如，氧化硅)不同的任何其他合适的材料和由导电层203替换的另一种类型的电介质层(例如，氮化硅)。蚀刻停止层208的厚度可以在约20nm和约30nm之间，例如在20nm和30nm之间(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm，由这些值中的任何一个为下端界定的任何范围，或由这些值中的任何两个限定的任何范围)。蚀刻停止层208的厚度可以足够厚以抵抗在穿过第一存储器堆栈204A形成沟道孔时的蚀刻，并且还保护第二存储器堆栈204B的结构免受由于沟道孔叠置的移位而造成的损坏，如下面详细描述的。
如图2A所示，NAND存储器串214可以包括垂直延伸穿过存储器叠层204的沟道结构216。沟道结构216可包括具有彼此叠置的两个开口的沟道孔。根据一些实施例，每个开口穿过第一存储器堆栈204A和第二存储器堆栈204B中的一个形成。当两个开口未精确对准时，可能发生叠置的移位，如图2A所示。沟道孔可以填充有半导体材料(例如，作为半导体沟道222)和电介质材料(例如，作为存储膜220)。在一些实施例中，半导体沟道222包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜220是复合层，包括隧道层228、储存层226(也称为“电荷陷阱层”)和阻挡层224。沟道结构216的剩余空间可以是部分或者完全填充有包括诸如氧化硅的电介质材料的覆盖层230。根据一些实施例，存储膜220沿着沟道结构216的侧壁设置，并且半导体沟道222设置在存储膜220上方。沟道结构216可具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层230、半导体沟道222、隧道层228、储存层226和阻挡层224按此顺序从中心朝向柱的外表面径向布置。隧道层228可包括氧化硅、氮氧化硅或其任何组合。储存层226可包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层224可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜220可以包括氧化硅/氧氮化硅(或氧化硅)/氧化硅(“ONO”)的复合层，并且半导体膜可以包括多晶硅层(“S”)，使得沟道结构216可包括所谓的“SONO”结构。
在一些实施例中，存储器叠层204中的导电层203用作NAND存储器串214中的存储单元的栅极导体。导电层203可以包括多个NAND存储单元的多个控制栅极，并且可以作为在存储器叠层204的边缘处终止的字线横向延伸(例如，在存储器叠层204的阶梯结构中)。在一些实施例中，NAND存储器串214中的存储单元晶体管包括由钨制成的栅极导体(即，导电层203的邻接沟道结构216的部分)，包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)，由高k电介质材料制成的栅极电介质层(未示出)和沟道结构216。
在一些实施例中，NAND存储器串214的沟道结构216还包括位于NAND存储器串214的下部(例如，在下端)中的沟道插塞218。沟道插塞218可以与半导体沟道222的下部接触。如本文所使用的，当衬底202位于3D存储设备200的最低平面中时，部件(例如，NAND存储器串214)的“上端”是在y方向上远离衬底202的端部，部件(例如，NAND存储器串214)的“下端”是在y方向上更靠近衬底202的端部。沟道插塞218可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，沟道插塞218包括填充有作为粘附层的Ti/TiN或Ta/TaN和作为导体层的钨的凹槽。在一些实施例中，沟道插塞218用作NAND存储器串214的漏极。
在一些实施例中，NAND存储器串214还包括位于NAND存储器串214的上部中(例如，在上端处)的半导体插塞232。半导体插塞232可以用作由NAND存储器串214的源选择栅极控制的沟道。与图1不同，其中半导体插塞114的一部分从衬底102延伸到电介质叠层104中，如图2A所示，整个半导体插塞232可以位于半导体层210中并且位于存储器叠层204的顶表面上方。在一些实施例中，半导体插塞232的底表面位于存储器叠层204的顶表面上方，并且半导体插塞232的顶表面与半导体层210的顶表面齐平。半导体插塞232的厚度可以等于或小于半导体层210的厚度。
如图1所示，由于用于形成半导体插塞114的SONO穿孔工艺，存储膜118沿着下沟道结构112A的底表面(即，与半导体插塞114接触的表面)横向延伸，并且半导体沟道120延伸穿过存储膜118位于下沟道结构112A的底表面上的部分并进一步进入半导体插塞114以实现接触。通过用背面衬底减薄工艺代替SONO穿孔工艺来形成半导体插塞232，如图2A所示，存储膜220不沿沟道结构216的顶表面和底表面横向延伸，并且半导体沟道222的上端与半导体插塞232的底表面接触以实现接触。在一些实施例中，半导体插塞232在沟道结构216(以及存储膜220和其半导体沟道222)的上端上方并与所述上端接触。
在一些实施例中，半导体插塞232是外延生长的硅插塞，其可以通过选择性外延生长(SEG)工艺形成，并且因此也称为“SEG插塞”。半导体插塞232可以包括从半导体层210外延生长的诸如硅的半导体材料。应当理解，在一些实施例中，半导体层210是减薄的硅衬底，在其上形成存储器叠层204和沟道结构216，并且半导体插塞232包括与半导体层210相同材料的单晶硅。即，半导体插塞232可以包括外延生长的半导体层，该半导体层由与半导体层210相同的材料制成。在一些实施例中，半导体插塞232可以掺杂有掺杂浓度高于半导体层210的p型或n型掺杂剂。在一些实施例中，半导体插塞232是沉积的多晶硅插塞或硅化物插塞。半导体插塞232可以包括半导体层210中的凹槽，凹槽填充有多晶硅或者通过自对准硅化物(自对准多晶硅化物)工艺填充有硅化物，例如硅化铜、硅化钴、硅化镍、硅化钛和硅化钨。
3D存储设备200可以是非单片式3D存储设备的一部分，其中部件(例如，外围器件和存储器阵列器件)可以在不同的衬底上单独形成，然后例如以面对面的方式结合。在一些实施例中，3D存储设备200包括具有外围器件和衬底的外围器件芯片234。外围器件可以包括用于有助于3D存储设备200的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围器件可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考中的一个或多个，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术(也称为“CMOS芯片”)在外围器件芯片234的衬底上形成外围器件。
如图2A所示，外围器件芯片234(及其外围器件和衬底)可以设置在减薄的存储器阵列器件芯片240的半导体层210上方，例如，通过混合键合工艺连接。因此，衬底202可以用作3D存储设备200的设备衬底。应该理解，尽管图2A中未示出，但在一些实施例中，衬底202是载体衬底，其随后从3D存储设备200的最终产品中去除。外围器件芯片234因此可以设置在减薄的存储器阵列器件芯片240下方，例如，通过混合键合工艺连接。因此，外围器件芯片234的衬底可以用作3D存储设备200的设备衬底。
尽管未在图2A中示出，但应理解，3D存储设备200可进一步包括用于中段制程(MEOL)互连和/或后段制程(BEOL)互连的互连层。互连层可以包括互连，例如一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)中的横向互连线和垂直过孔触点。互连层还可以包括接触焊盘和用于从焊盘引出(pad-out)的再分布层。在一些实施例中，互连层在3D存储设备200和外部电路之间传输电信号，并且通过本地互连电连接到存储器阵列器件和/或外围器件。互连层可以设置在3D存储设备200中的任何合适的位置，例如在衬底202和减薄的存储器阵列器件芯片240之间垂直设置，在减薄的存储器阵列器件芯片240和外围器件芯片234之间垂直设置，和/或设置在外围器件芯片234上方。
图2B示出了根据本公开内容的一些实施例的示例性3D存储设备201的截面。类似于上面在图2A中描述的3D存储设备200，3D存储设备201包括使用背面衬底减薄工艺而不是SONO穿孔工艺在半导体层210中形成的半导体插塞232。与上面在图2A中描述的3D存储设备200不同，其中外围器件芯片234设置在减薄的存储器阵列器件芯片240上方，在图2B中，外围器件芯片234设置在3D存储设备201中的减薄的存储器阵列器件芯片240下方。应当理解，下面不再重复3D存储设备200和201两者中的对应结构(例如，材料、制造过程、功能等)的细节。
外围器件芯片234可以包括衬底202和形成在衬底202上和/或中的外围器件236。在该示例中衬底202不是载体衬底，并且不能从3D存储设备201的最终产品中去除。相反，根据一些实施例，衬底202是3D存储设备201的设备衬底以及外围器件芯片234的器件衬底。外围器件236可以包括用于有助于3D存储设备201的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围器件236可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考中的一个或多个，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。根据一些实施例，外围器件236垂直地设置在衬底202和存储器叠层204之间。
在一些实施例中，外围器件芯片234(包括其外围器件236和衬底202)在连接界面206处以面对面的方式结合到减薄的存储器阵列器件芯片240。连接界面206可以是使用混合键合(也称为“金属/电介质混合键合”)结合外围器件芯片234和减薄的存储器阵列器件芯片240的结合界面，混合键合是直接键合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下在表面之间形成键合)并且可以同时获得金属-金属键合和电介质-电介质键合。连接界面206垂直地位于衬底202和存储器叠层204之间。
尽管未在图2B中示出，但应理解，3D存储设备201还可包括用于MEOL互连和/或BEOL互连的互连层。互连层可以包括互连，例如一个或多个ILD层中的横向互连线和垂直过孔触点。互连层还可以包括接触焊盘和用于从焊盘引出的再分布层。在一些实施例中，互连层在3D存储设备201和外部电路之间传输电信号，并且通过本地互连电连接到存储器阵列器件和/或外围器件。互连层可以设置在3D存储设备201中的任何合适的位置，诸如在外围器件236和减薄的存储器阵列器件芯片240之间垂直设置，和/或设置在减薄的存储器阵列器件芯片240的半导体层210上方。
图3A-3M示出了根据本公开内容的一些实施例的用于形成具有使用背面衬底减薄的半导体插塞的3D存储设备的示例性制造过程。图4A-4B示出了根据本公开内容的一些实施例的用于形成具有使用背面衬底减薄的半导体插塞的3D存储设备的示例性方法400的流程图。图3A-3M和4A-4B中所示的3D存储设备的示例包括图2A-2B中所示的3D存储设备200和201。将一起说明图3A-3M和4A-4B。应当理解，方法400中所示的操作不是详尽的，可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图4A-4B中所示不同的顺序执行。
参考图4A，方法400开始于操作402，其中在衬底上形成第一电介质堆栈。衬底可以是硅衬底。第一电介质堆栈可包括第一多个交错的牺牲层和电介质层。参考图3A，在硅衬底302的正面上形成包括多对第一电介质层306和第二电介质层(称为“牺牲层”)308(本文统称为“电介质层对”)的第一电介质堆栈304A。在一些实施例中，通过在形成第一电介质堆栈304A之前在硅衬底302上沉积诸如氧化硅的电介质材料或热氧化，在第一电介质堆栈304A和硅衬底302之间形成绝缘层303。根据一些实施例，第一电介质堆栈304A包括交错的牺牲层308和电介质层306。可替换地，可以在硅衬底302上沉积电介质层306和牺牲层308，以形成第一电介质堆栈304A。在一些实施例中，每个电介质层306包括氧化硅层，并且每个牺牲层308包括氮化硅层。第一电介质堆栈304A可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
方法400前进到操作404，如图4A所示，其中，形成垂直延伸穿过第一电介质堆栈的第一开口。在一些实施例中，为了形成第一开口，穿过第一衬底的一部分形成开槽。在一些实施例中，形成牺牲层以填充第一开口。
如图3A所示，第一沟道孔310A是垂直延伸穿过第一电介质堆栈304A形成的开口。在一些实施例中，穿过第一电介质堆栈304A形成多个开口，使得每个开口成为在后面的过程中形成个体NAND存储器串的位置。在一些实施例中，用于形成第一沟道孔310A的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深度离子反应蚀刻(DRIE)。在一些实施例中，第一沟道孔310A进一步延伸到硅衬底302的顶部中以形成第一沟道孔310A的开槽311。穿过第一电介质堆栈304A的蚀刻过程可以不在硅衬底302的顶表面处停止并且可以继续蚀刻硅衬底302的一部分。在一些实施例中，在蚀刻穿过第一电介质堆栈304A之后，使用单独的蚀刻工艺来蚀刻硅衬底302的一部分以形成开槽311。如下面详细描述的，第一沟道孔310A的开槽311的深度大于穿过硅衬底302的任何其他结构的开槽，例如狭缝开口和触点开口，以确保后面的背面衬底减薄工艺不会损坏其他结构。
如图3B中所示，使用一个或多个薄膜沉积工艺(例如PVD、CVD、ALD、电镀、无电镀或其任何组合)沉积牺牲层312，以部分或完全填充第一沟道孔310A(包括开槽311，如图3A所示)。牺牲层312可包括可在后续工艺中去除的任何合适材料，例如多晶硅、碳、光致抗蚀剂等。在一些实施例中，使用CMP工艺平面化牺牲层312以使其顶表面与第一电介质堆栈304A的顶表面齐平。
方法400前进到操作406，如图4A所示，其中，在第一电介质堆栈上形成蚀刻停止层以覆盖第一电介质堆栈。在一些实施例中，蚀刻停止层也覆盖第一开口中的牺牲层。如图3C中所示，在第一电介质堆栈层304A和牺牲层312上形成蚀刻停止层314，以完全覆盖第一电介质堆栈层304A和牺牲层312。在一些实施例中，蚀刻停止层314的厚度在约1nm和约20nm之间，例如在1nm至20nm之间(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm，由这些值中的任何一个为下端界定的任何范围，或由这些值中的任何两个限定的任何范围)。蚀刻停止层314可以通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)沉积诸如钨的金属或诸如多晶硅的半导体来形成。
方法400前进到操作408，如图4A所示，其中，在蚀刻停止层上形成第二电介质堆栈。类似于第一电介质堆栈，第二电介质堆栈可包括第二多个交错的牺牲层和电介质层。参考图3D，在第一电介质堆栈304A上方的蚀刻停止层314上形成包括多个电介质层对的第二电介质堆栈304B。第二电介质堆栈304B可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。
方法400前进到操作410，如图4A所示，其中，形成垂直延伸穿过第二电介质堆栈的第二开口，直到被蚀刻停止层停止。如图3D所示，第二沟道孔310B是形成为垂直穿过第二电介质堆栈304B延伸直到被蚀刻停止层314停止的另一个开口。第二沟道孔310B可以与第一沟道孔310A(图3A中所示)对准，以便与第一沟道孔310A的至少一部分叠置，使得一旦去除牺牲层312，就可以连接第一沟道孔310A和第二沟道孔310B。在一些实施例中，用于形成第二沟道孔310B的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。因为蚀刻停止层314可以保护第一电介质堆栈304A的结构免受由于第二沟道孔310B的蚀刻而造成的损坏，所以与用于形成双堆栈3D存储设备(例如，图1中的3D存储设备100)的传统制造工艺相比，通过本文公开的制造工艺可以增加未对准裕度(即，叠置的移位)。
方法400前进到操作412，如图4A所示，其中，去除蚀刻停止层的一部分，使得第一和第二开口连接以形成沟道孔。在一些实施例中，在去除蚀刻停止层的一部分之后，暴露并去除填充第一开口的牺牲层。如图3E中所示，例如使用干法蚀刻和/或湿法蚀刻工艺去除其中叠置第一开口310A和第二开口310B的蚀刻停止层314的一部分。由于各向同性蚀刻(例如，通过湿法蚀刻)而可以回蚀刻蚀刻停止层314的附加部分(未示出)。一旦去除了蚀刻停止层314的一部分，就可以从第二沟道孔310B暴露牺牲层312(图3D中所示)。如图3E所示，通过湿法蚀刻和/或干法蚀刻工艺在第一电介质堆栈304A中去除牺牲层312。在去除牺牲层312之后，第一沟道孔310A再次开放并与第二沟道孔310B连接以形成沟道孔310，如图3F所示，其垂直延伸穿过第一电介质堆栈304A和第二电介质堆栈304B以及蚀刻停止层314。
方法400前进到操作414，如图4A所示，其中，沿沟道孔的侧壁和在沟道孔的底表面上形成存储膜和半导体沟道。在一些实施例中，首先沿着沟道孔的侧壁和在底表面上形成存储膜，并且在存储膜上形成半导体沟道。在一些实施例中，随后沿着沟道孔的侧壁和在沟道孔的底表面上依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层，以形成存储膜和半导体沟道。在一些实施例中，在形成半导体沟道之后，沉积覆盖层以填充沟道孔的剩余空间。
如图3F所示，沿沟道孔310的侧壁和底表面形成存储膜316(包括阻挡层320、储存层322和隧道层324)和半导体沟道318。在一些实施例中，首先沿沟道孔310的侧壁和底表面沉积存储膜316，然后在存储膜316上方沉积半导体沟道318。随后可以使用一个或多个薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)依次沉积阻挡层320、储存层322和隧道层324，以形成存储膜316。然后可以通过使用一个或多个薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在隧道层324上沉积多晶硅或任何其他合适的半导体材料来形成半导体沟道318。
如图3F所示，存储膜316和半导体沟道318可以覆盖沟道孔310的底表面和侧壁两者。在一些实施例中，随后沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层(“SONO结构”)以形成存储膜316和半导体沟道318。不同于使用沟道牺牲层的一些3D存储设备(例如，图1中的3D存储设备100)，其中沟道牺牲层随后在SONO穿孔工艺之后并且在沉积半导体沟道之前被去除，沉积在存储膜316上方的半导体沟道318在所有后续制造工艺和所得到的3D存储设备中一直保留。即，在本文公开的制造工艺中不再需要沟道牺牲层。
如图3G中所示，使用一个或多个薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)在沟道孔310(图3F中所示)中形成覆盖层326，例如氧化硅层，以完全或部分地填充沟道孔310的剩余空间。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻去除并平面化存储膜316、半导体沟道318和覆盖层326的位于第二电介质堆栈304B的顶表面上的部分。
方法400前进到操作416，如图4B所示，其中，在沟道孔的上部中形成沟道插塞以接触半导体沟道。如图3H所示，在沟道孔310的上部(如图3F所示)中形成沟道插塞328。然后，通过湿法蚀刻和/或干法蚀刻存储膜316、半导体沟道318和覆盖层326在沟道孔310的上部中的部分而可以在沟道孔310的上部中形成凹槽。然后，可以通过借助一个或多个薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)将诸如多晶硅的半导体材料沉积到凹槽中来形成沟道插塞328。由此形成沟道结构330。
方法400前进到操作418，如图4B中所示，其中，通过用导电层替换电介质叠层中的牺牲层来形成包括交错的导电层和电介质层的存储器叠层。在一些实施例中，为了形成存储器叠层，穿过电介质叠层形成狭缝开口。可以穿过第一衬底的一部分形成狭缝开口的开槽。在一些实施例中，沟道孔的开槽深度大于狭缝开口的开槽深度。
如图3I中所示，使用湿法蚀刻和/或干法蚀刻工艺(例如DRIE)穿过电介质叠层304(包括图3H中所示的第一电介质堆栈304A和第二电介质堆栈304B以及蚀刻停止层314)形成狭缝开口(例如，栅极线狭缝)。在一些实施例中，使用单独的蚀刻工艺将狭缝开口延伸到硅衬底302的部分中以形成狭缝开口的开槽313。沟道孔310的开槽深度311可以大于狭缝开口的开槽313。即，开槽313的下端比开槽311的下端更远离硅衬底302的背面。结果，当在后面的工艺中从其背面减薄硅衬底302时，在减薄在开槽311的下端处停止时，不会损坏狭缝开口的开槽313中的结构。类似地，穿过硅衬底302的正面的其他开口(例如，接触孔)的开槽的深度小于沟道孔310的开槽311的深度。
如图3I所示，通过栅极替换工艺形成包括交错的导电层342和电介质层306的双堆栈存储器叠层340。可以使用湿法蚀刻和/或干法蚀刻工艺蚀刻掉电介质叠层304中的牺牲层308(图3H中所示)。利用导电层342替换牺牲层308可以通过对电介质层306有选择性的湿法蚀刻和/或干法蚀刻牺牲层308并用导电层342填充所得到的横向凹槽来执行。在一些实施例中，通过狭缝开口施加湿法蚀刻剂以去除牺牲层308，在电介质层306之间留下横向凹槽。可以用导电材料填充横向凹槽，包括但不限于W、Co、Cu、Al、掺杂硅、多晶硅、硅化物或任何其组合。导电层342可以通过一种或多种薄膜沉积工艺，例如CVD、ALD、PVD、任何其他合适的工艺或其任何组合填充。导电材料可以通过狭缝开口沉积到横向凹槽中。
如图3I中所示，形成垂直延伸穿过存储器叠层340和硅衬底302的一部分的狭缝结构332(例如，栅极线狭缝“GLS”)。狭缝结构332可包括位于硅衬底302中的其下端的掺杂区域338，沿其侧壁的间隔物336，以及通过间隔物336与导电层342电隔离的狭缝触点334。在一些实施例中，掺杂区域338由离子注入和/或热扩散以掺杂硅衬底302围绕狭缝开口的开槽313的部分而形成。在一些实施例中，通过随后借助一个或多个薄膜沉积工艺(例如CVD、ALD、PVD、任何其他合适的工艺，或其任何组合)在狭缝开口中沉积电介质材料(例如，氧化硅)和导电材料(例如，钨)来形成间隔物336和狭缝触点334。
方法400前进到操作420，如图4B所示，其中，将第一衬底附接到第二衬底。第一衬底的正面朝向第二衬底。在一些实施例中，在附接之前在第二衬底上形成外围器件。在一些实施例中，第二衬底是载体衬底，其上没有形成任何器件。
如图3J所示，一旦在硅衬底302上完成所有正面工艺，即，已经形成硅衬底302的正面上的所有器件和结构，就使用任何合适的连接工艺在连接界面343处将硅衬底302的正面上形成的结构和器件(例如，存储器叠层340和沟道结构330)附接到衬底341上。即，根据一些实施例，当硅衬底302附接到衬底341时，硅衬底302的正面朝向衬底341。在一些实施例中，衬底341是载体衬底，其上没有形成任何器件或结构。硅衬底302的正面可以使用热结合、粘合、熔合、任何其他合适的工艺或其任何组合附接到载体衬底(例如，裸硅晶圆)。
在一些实施例中，在附接之前通过多个工艺(包括但不限于光刻、干法蚀刻、湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺)在衬底341上或中形成外围器件(未示出)，例如晶体管。具有外围器件的衬底341可以使用混合键合(也称为“金属/电介质混合键合”)与硅衬底302结合，混合键合是直接键合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下在表面之间形成键合)并且可以同时获得金属-金属键合和电介质-电介质键合。可以在连接界面343处的键合触点之间形成金属-金属键合，并且可以在连接界面343处的剩余区域处的电介质材料之间形成电介质-电介质键合。
方法400前进到操作422，如图4B所示，其中，从背面减薄第一衬底，以去除存储膜和半导体沟道在沟道孔底表面上的部分。如图3K所示，将包括附接的硅衬底302和衬底341的所得结构上下颠倒，使得硅衬底302的背面可以面朝上用于背面减薄工艺，并且衬底341可以在减薄工艺期间支撑所得到的结构。可以使用研磨、CMP、蚀刻、任何其他合适的工艺或其任何组合从其背面(现在朝上)减薄硅衬底302以减小其厚度。可以控制减薄工艺的速率和/或时间，使得在减薄工艺之后去除存储膜316和半导体沟道318在沟道结构330的沟道孔310的底表面上的部分。应注意，由于存储器叠层340上下颠倒，因此沟道结构330的底表面变为图3K及以后的附图中的顶表面。然而，这是与其上形成沟道插塞328的表面相对的表面，并且是存储膜316和半导体沟道318在其上横向延伸的表面。一旦减薄工艺完成，存储膜316和半导体沟道318就不具有在沟道结构330的底表面或顶表面上横向延伸的任何部分。由此在背面衬底减薄工艺之后形成半导体层344作为减薄的硅衬底302。
方法400前进到操作424，如图4B中所示，其中，使用湿法蚀刻和/或干法蚀刻工艺去除存储膜和半导体沟道在减薄的第一衬底中的部分以形成凹槽。如图3L所示，通过去除存储膜316、半导体沟道318和覆盖层326在半导体层344中的部分，在半导体层344中形成凹槽346。在一些实施例中，还去除半导体层344围绕存储膜316的部分。可以控制蚀刻速率和/或时间以控制凹槽346的深度。在一些实施例中，凹槽346的底表面和存储器膜316及半导体沟道318的上端位于存储器叠层340的顶表面上方，如图3L所示。
方法400前进到操作426，如图4B所示，其中，在减薄的第一衬底的凹槽中形成半导体插塞以接触半导体沟道。半导体插塞可以从减薄的第一衬底外延生长。在一些实施例中，通过在凹槽中沉积半导体插塞来形成半导体。
如图3M中所示，在一些实施例中，通过用从半导体层344(减薄的硅衬底302)从其侧面外延生长的单晶硅填充凹槽346(图3L中所示)来形成半导体插塞348。用于形成外延半导体插塞348的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。在一些实施例中，使用离子注入和/或热扩散，用n型或n型掺杂剂掺杂半导体插塞348，掺杂浓度大于半导体层344。
在一些实施例中，通过使用一个或多个薄膜沉积工艺(例如CVD、ALD、PVD、任何其他合适的工艺或其任何组合)将半导体层沉积到凹槽346(例如多晶硅层)中来形成半导体插塞348。在一些实施例中，半导体插塞348通过自对准多晶硅化物工艺形成，即，将金属层沉积到凹陷346中以及通过热处理(例如，退火、烧结或任何其他合适的过程)硅化半导体层344和沉积的金属层中的硅。在一些实施例中，将硅层和金属层两者都沉积到凹槽346中，以通过硅化工艺在凹槽中形成硅化物插塞。一旦在凹槽346中形成半导体插塞348，它就可以接触包括半导体沟道318的沟道结构330。在凹槽346的底表面位于存储器叠层340的顶表面上方的一些实施例中，填充凹槽346的半导体插塞348的底表面也位于存储器叠层340的顶表面上方。
一旦在减薄的第一衬底中形成半导体插塞，就可以在减薄的第一衬底上方形成另外的结构。在一些实施例中，形成在单独衬底上的外围器件和/或互连层以面对面的方式与图3M中所示的结构结合，以形成非单片式3D存储设备，其中，外围器件设置在存储器阵列器件上方。在一些实施例中，衬底341是载体衬底，其可被去除并用具有外围器件和/或互连层的另一衬底替换以形成非单片式3D存储设备，其中，外围器件设置在存储器阵列器件下方。在一些实施例中，衬底341是外围器件的衬底，使得图3M中所示的结构是非单片式3D存储设备，其中外围器件设置在存储器阵列器件下方。
根据本公开内容的一个方面，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过所述存储器叠层；以及所述存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。
在一些实施例中，存储膜不沿沟道结构的顶表面和底表面延伸。
在一些实施例中，半导体层包括单晶硅。半导体插塞可以是外延生长的硅插塞。半导体插塞也可以是沉积的多晶硅插塞或硅化物插塞。
在一些实施例中，3D存储设备还包括衬底，在衬底上方设置存储器叠层，以及垂直位于衬底和存储器叠层之间的连接界面。在一些实施例中，3D存储设备还包括在半导体层上方的外围器件。在一些实施例中，3D存储设备还包括垂直位于衬底和存储器叠层之间的外围器件。
根据本公开内容的另一方面，一种3D存储设备包括：第一存储器堆栈，包括第一多个交错的导电层和电介质层；第一存储器堆栈上的蚀刻停止层；第二存储器堆栈，包括蚀刻停止层上的第二多个交错的导电层和电介质层；沟道结构，垂直延伸穿过第一和第二存储器堆栈以及蚀刻停止层；以及半导体插塞，在第二存储器堆栈的顶表面上方并与沟道结构接触。
在一些实施例中，蚀刻停止层包括金属或半导体。
在一些实施例中，沟道结构包括位于沟道结构的下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及位于存储膜上方并与沟道插塞和半导体插塞接触的半导体沟道。
在一些实施例中，存储膜不沿沟道结构的顶表面和底表面延伸。
在一些实施例中，半导体沟道的上端与半导体插塞的底表面接触。
在一些实施例中，半导体插塞是外延生长的硅插塞。在一些实施例中，半导体插塞是沉积的多晶硅插塞或硅化物插塞。
在一些实施例中，所述3D存储设备包括衬底，在衬底上方设置第一存储器堆栈；以及垂直位于衬底和第一存储器堆栈之间的连接界面。在一些实施例中，3D存储设备包括半导体插塞上方的外围器件。在一些实施例中，3D存储设备包括垂直位于衬底和第一存储器堆栈之间的外围器件。
根据本公开内容的又一方面，公开了一种用于形成3D存储设备的方法。在第一衬底的正面上形成包括交错的牺牲层和电介质层的电介质叠层。穿过电介质叠层形成沟道孔。沿着沟道孔的侧壁并在底表面上形成存储膜和半导体沟道。通过用导电层替换电介质叠层中的牺牲层来形成包括交错的导电层和电介质层的存储器叠层。第一衬底附接到第二衬底。第一衬底的正面朝向第二衬底。从第一衬底的背面减薄第一衬底，以去除存储膜和半导体沟道在沟道孔的底表面上的部分。在减薄的第一衬底中形成半导体插塞以接触半导体沟道。
在一些实施例中，在附接之前，在沟道孔的上部中形成沟道插塞以接触半导体沟道。
在一些实施例中，为了形成半导体插塞，去除存储膜和半导体沟道在减薄的第一衬底中的部分以形成凹槽。半导体插塞可以沉积在凹槽中或者在凹槽中从减薄的第一衬底外延生长。
在一些实施例中，为了形成电介质叠层，在第一衬底的正面上形成包括第一多个交错的牺牲层和电介质层的第一电介质堆栈，在第一电介质堆栈上形成蚀刻停止层以覆盖第一电介质堆栈，及在蚀刻停止层上形成包括第二多个交错的牺牲层和电介质层的第二电介质堆栈。
在一些实施例中，为了形成沟道孔，形成垂直延伸穿过第一电介质堆栈的第一开口，形成垂直延伸穿过第二电介质堆栈的第二开口，直到被蚀刻停止层停止，并且去除部分蚀刻停止层，使得第一和第二开口连接以形成沟道孔。
在一些实施例中，为了形成沟道孔，穿过第一衬底的部分形成沟道孔的开槽。在一些实施例中，穿过电介质叠层形成狭缝开口，并且穿过第一衬底的部分形成狭缝开口的开槽。沟道孔的开槽深度大于狭缝开口的开槽深度。
在一些实施例中，在附接之前，在第二衬底上形成外围器件。在一些实施例中，在形成半导体插塞之后，在减薄的第一衬底上方形成外围器件。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，而无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，所述功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据以下权利要求及其等同变换来限定。

Claims (31)

1.一种三维(3D)存储设备，包括：
存储器叠层，所述存储器叠层包括交错的导电层和电介质层；
沟道结构，所述沟道结构垂直延伸穿过所述存储器叠层并包括：
在所述沟道结构的下部中的沟道插塞；
沿所述沟道结构的侧壁的存储膜；以及
在所述存储膜上方并与所述沟道插塞接触的半导体沟道；以及
半导体层，所述半导体层在所述存储器叠层上方并且包括在所述半导体沟道上方并与所述半导体沟道接触的半导体插塞。
2.根据权利要求1所述的3D存储设备，其中，所述存储膜不沿所述沟道结构的顶表面和底表面延伸。
3.根据权利要求1或2所述的3D存储设备，其中，所述半导体层包括单晶硅。
4.根据权利要求3所述的3D存储设备，其中，所述半导体插塞是外延生长的硅插塞。
5.根据权利要求3所述的3D存储设备，其中，所述半导体插塞是沉积的多晶硅插塞或硅化物插塞。
6.根据权利要求1-5中任一项所述的3D存储设备，其中，所述半导体沟道的上端与所述半导体插塞的底表面接触。
7.根据权利要求1-6中任一项所述的3D存储设备，其中，所述半导体插塞的底表面在所述存储器叠层的顶表面上方，并且所述半导体插塞的顶表面与所述半导体层的顶表面齐平。
8.根据权利要求1-7中任一项所述的3D存储设备，还包括：
衬底，在所述衬底上方设置所述存储器叠层；以及
连接界面，所述连接界面垂直位于所述衬底和所述存储器叠层之间。
9.根据权利要求1-8中任一项所述的3D存储设备，还包括在所述半导体层上方的外围器件。
10.根据权利要求8所述的3D存储设备，还包括垂直位于所述衬底和所述存储器叠层之间的外围器件。
11.一种三维(3D)存储设备，包括：
第一存储器堆栈，所述第一存储器堆栈包括第一多个交错的导电层和电介质层；
所述第一存储器堆栈上的蚀刻停止层；
第二存储器堆栈，所述第二存储器堆栈包括所述蚀刻停止层上的第二多个交错的导电层和电介质层；
沟道结构，所述沟道结构垂直延伸穿过所述第一存储器堆栈和所述第二存储器堆栈以及所述蚀刻停止层；以及
半导体插塞，所述半导体插塞在所述第二存储器堆栈的顶表面上方并与所述沟道结构接触。
12.根据权利要求11所述的3D存储设备，其中，所述蚀刻停止层包括金属或半导体。
13.根据权利要求11或12所述的3D存储设备，所述沟道结构包括：
位于所述沟道结构的下部中的沟道插塞；
沿所述沟道结构的侧壁的存储膜；以及
位于所述存储膜上方并与所述沟道插塞和所述半导体插塞接触的半导体沟道。
14.根据权利要求13所述的3D存储设备，其中，所述存储膜不沿所述沟道结构的顶表面和底表面延伸。
15.根据权利要求13或14所述的3D存储设备，其中，所述半导体沟道的上端与所述半导体插塞的底表面接触。
16.根据权利要求11-15中任一项所述的3D存储设备，其中，所述半导体插塞是外延生长的硅插塞。
17.根据权利要求1-15中任一项所述的3D存储设备，其中，所述半导体插塞是沉积的多晶硅插塞或硅化物插塞。
18.根据权利要求11-17中任一项所述的3D存储设备，还包括：
衬底，在所述衬底上方设置所述第一存储器堆栈；以及
连接界面，所述连接界面垂直位于所述衬底和所述第一存储器堆栈之间。
19.根据权利要求11-18中任一项所述的3D存储设备，还包括所述半导体插塞上方的外围器件。
20.根据权利要求18所述的3D存储设备，还包括垂直位于所述衬底和所述第一存储器堆栈之间的外围器件。
21.一种用于形成三维(3D)存储设备的方法，包括：
在第一衬底的正面上形成包括交错的牺牲层和电介质层的电介质叠层；
穿过所述电介质叠层形成沟道孔；
沿着所述沟道孔的侧壁并在所述沟道孔的底表面上形成存储膜和半导体沟道；
通过用导电层替换所述电介质叠层中的牺牲层来形成包括交错的导电层和电介质层的存储器叠层；
将所述第一衬底附接到第二衬底，其中，所述第一衬底的正面朝向所述第二衬底；
从所述第一衬底的背面减薄所述第一衬底，以去除所述存储膜和所述半导体沟道在所述沟道孔的底表面上的部分；以及
在减薄的第一衬底中形成半导体插塞以接触所述半导体沟道。
22.根据权利要求21所述的方法，还包括在附接之前，在所述沟道孔的上部中形成沟道插塞以接触所述半导体沟道。
23.根据权利要求21或22所述的方法，其中，形成所述半导体插塞包括去除所述存储膜和所述半导体沟道在所述减薄的第一衬底中的部分以形成凹槽。
24.根据权利要求23所述的方法，其中，形成所述半导体插塞还包括在所述凹槽中沉积所述半导体插塞。
25.根据权利要求23所述的方法，其中，形成所述半导体插塞还包括在所述凹槽中从所述减薄的第一衬底外延生长所述半导体插塞。
26.根据权利要求21-25中任一项所述的方法，其中，形成所述电介质叠层包括：
在所述第一衬底的正面上形成包括第一多个交错的牺牲层和电介质层的第一电介质堆栈；
在所述第一电介质堆栈上形成蚀刻停止层以覆盖所述第一电介质堆栈；以及
在所述蚀刻停止层上形成包括第二多个交错的牺牲层和电介质层的第二电介质堆栈。
27.根据权利要求26所述的方法，其中，形成所述沟道孔包括：
形成垂直延伸穿过所述第一电介质堆栈的第一开口；
形成垂直延伸穿过所述第二电介质堆栈的第二开口，直到被所述蚀刻停止层停止；以及
去除部分所述蚀刻停止层，使得所述第一开口和所述第二开口连接以形成所述沟道孔。
28.根据权利要求21-27中任一项所述的方法，其中，形成所述沟道孔包括穿过所述第一衬底的一部分形成所述沟道孔的开槽。
29.根据权利要求28所述的方法，还包括：
穿过所述电介质叠层形成狭缝开口；以及
穿过所述第一衬底的一部分形成所述狭缝开口的开槽，其中，所述沟道孔的开槽的深度大于所述狭缝开口的开槽的深度。
30.根据权利要求21-29中任一项所述的方法，还包括在附接之前，在所述第二衬底上形成外围器件。
31.根据权利要求21-29中任一项所述的方法，还包括在形成所述半导体插塞之后，在所述减薄的第一衬底上方形成外围器件。
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