CN110808250A - 三维存储器结构及其制备方法 - Google Patents

三维存储器结构及其制备方法 Download PDF

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Abstract

本发明提供一种三维存储器结构及其制备方法，制备方法包括：提供半导体衬底，形成叠层结构，于叠层结构中形成沟道孔，于沟道孔的内壁上形成功能侧壁层，于功能侧壁层表面形成沟道层，形成牺牲间隙；于牺牲间隙内形成与叠层结构中的绝缘介质层相接触的无氟金属栅层，本发明无需制备栅极材料的阻挡层，将高介电常数介质层制备在沟道孔侧壁，无需减小无氟金属栅层的高度便可以缩小单层牺牲层的高度，减小了器件电阻，可以缩小整个叠层结构的高度，提高晶体管的开关速度，并减小栅极的漏电流，同时，栅极材料阻挡层的去除以及高介电常数介质层的改进，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能。

Description

三维存储器结构及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种三维存储器结构及其制备方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。
在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，现有的3D NAND闪存的制备工艺主要包括：首先形成由牺牲层及栅间介质层交替叠置的叠层结构，然后再将所述牺牲层去除并填充形成栅极层以得到3D NAND闪存，随着工艺的发展，为了实现更高的存储密度，3D NAND闪存中堆叠的层数也需随之显著增加，如由32层发展到64层，再到96层甚至128层等，然而，随着3D NAND闪存中堆叠的层数的增加，其制程难度随着增大，如刻蚀难度越来越大，因此，一直在努力压缩着每一层牺牲层的高度，但这会使得栅极字线层(WL)的电阻(RS)急剧增大，一般栅极间隙内形成的ALOx和TIN的厚度不能减小，否则会影响漏电和击穿电压等一系列问题，所以之后只会缩小W的高度，W是导电的主要元素，所以WL整体电阻会急剧增大。
因此，如何提供一种三维存储器结构及制备方法，以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中压缩牺牲层的高度导致的栅极字线电阻增大等问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构的制备方法，包括：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，其中，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构并延伸至所述半导体衬底中；
于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；
于所述叠层结构内形成栅极间隙，且所述栅极间隙与所述沟道孔之间具有间距；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；以及
于所述牺牲间隙内形成无氟金属栅层，所述无氟金属栅层与所述绝缘介质层相接触。
可选地，形成所述功能侧壁层之前还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，且所述功能侧壁层形成于所述高介电常数介质层表面。
可选地，所述无氟金属栅层包括无氟钨层，所述无氟钨层的制备方法包括：基于钨的氯化物和氢气反应生成所述无氟钨层。
可选地，形成所述功能侧壁的方法包括如下步骤：
于所述高介电常数介质层表面形成阻挡层；
于所述阻挡层表面形成存储层；以及
于所述存储层表面形成隧穿层。
可选地，于所述功能侧壁上形成所述沟道层之后还包括步骤：于所述沟道孔中形成填充绝缘层。
可选地，形成所述填充绝缘层的过程还包括于所述填充绝缘层中形成绝缘间隙。
可选地，于所述牺牲间隙内形成所述无氟金属栅层之后还包括如下步骤：
于所述栅极间隙底部对应的所述半导体衬底内形成源极区域；以及
于所述栅极间隙内形成导电材料层，所述导电材料层与所述源极区域相接触。
可选地，于所述栅极间隙内形成所述导电材料层之前还包括步骤：于所述栅极间隙的侧壁形成隔离层，且所述导电材料层形成于所述隔离层表面。
可选地，形成所述叠层结构之前还包括步骤：于所述半导体衬底上形成虚拟多晶硅层，且所述叠层结构形成于所述虚拟多晶硅层上，形成所述沟道层之后还包括步骤：去除所述虚拟多晶硅层，以形成虚拟间隙，并基于所述虚拟间隙去除对应位置的所述高介电常数介质层及所述功能侧壁层，并于所述虚拟间隙对应位置的所述沟道层的侧壁表面形成外延层。
可选地，所述沟道孔包括N个上下连通设置的子沟道孔，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子沟道孔一一对应，N为大于等于2的整数，形成所述叠层结构及所述沟道孔的形成步骤包括：
于所述半导体衬底上形成第一子叠层结构；
于所述第一子叠层结构中形成贯穿所述第一子叠层结构的第一子沟道孔；
于所述第一子沟道孔中填充第一填孔牺牲层；
继续在所述半导体衬底上形成后续子叠层结构、子沟道孔及填孔牺牲层，直到形成第N子叠层结构、第N子沟道孔及第N-1填孔牺牲层，使得顶部的子沟道孔显露下层的子栅极间隙中的填孔牺牲层；以及
基于所述第N子沟道孔去除各填孔牺牲层，得到所述叠层结构及所述沟道孔。
本发明还提供一种三维存储器结构，所述三维存储器结构优选采用本发明提供的所述三维存储器结构制备方法制备得到，所述三维存储器结构包括：
半导体衬底；
堆叠结构，形成于所述半导体衬底上，且所述堆叠结构中形成有沟道孔，其中，所述堆叠结构包括交替叠置的无氟金属栅层及绝缘介质层，且所述无氟金属栅层与所述绝缘介质层相接触，所述沟道孔贯穿所述堆叠结构并延伸至所述半导体衬底中；
功能侧壁层及沟道层，所述功能侧壁层形成于所述沟道孔内壁上，所述沟道层形成于所述功能侧壁层表面。
可选地，所述存储器结构还包括三维高介电常数介质层，所述高介电常数介质层形成于所述沟道孔的内壁上，所述功能侧壁层形成于所述高介电常数介质层表面。
可选地，所述无氟金属栅层包括无氟钨层及无氟钼层中的至少一者。
可选地，所述功能侧壁包括：
阻挡层，形成于所述沟道通孔的侧壁表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
可选地，所述阻挡层包括横向交替叠置的氧化物层及氮氧化物层；所述存储层包括横向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括横向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物层。
可选地，所述三维存储器结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内。
可选地，所述填充绝缘层中还形成有绝缘间隙。
可选地，所述三维存储器结构还包括形成于所述堆叠结构中的栅极间隙，所述栅极间隙与所述沟道孔之间具有间距，且所述栅极间隙贯穿所述堆叠结构并延伸至所述半导体衬底内其中，所述栅极间隙底部对应的所述半导体衬底内形成有源极区域，所述栅极间隙内形成有导电材料层，所述导电材料层与所述源极区域相接触。
可选地，所述栅极间隙的侧壁形成有隔离层，所述导电材料层形成于所述隔离层表面。
可选地，所述三维存储器结构还包括形成于所述半导体衬底与所述堆叠结构之间的外延层，其中，所述沟道孔贯穿所述外延层，且所述外延层位于所述沟道层的外围并于所述沟道层的侧壁相接触。
可选地，所述沟道孔包括N个上下连通设置的子沟道孔，所述堆叠结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子堆叠结构，各所述子堆叠结构与各所述子沟道孔一一对应，其中，N为大于等于2的整数。
如上所述，本发明三维存储器结构及制备方法，无需制备栅极材料的阻挡层，可以缩小单层牺牲层的高度，将高介电常数介质层制备在沟道孔侧壁，无需减小无氟金属栅层的高度便可以缩小单层牺牲层的高度，减小了器件电阻，可以缩小整个叠层结构的高度，进而可以适应更高层数叠层结构的器件的制备，制备了HKMG(高介电常数金属栅)结构，可以提高晶体管的开关速度，并减小栅极的漏电流，同时，栅极材料阻挡层的去除以及高介电常数介质层的改进，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能。
附图说明
图1显示为本发明提供的三维存储器结构的制备工艺流程图。
图2显示为本发明实施例三维存储器结构制备中提供半导体衬底的结构示意图。
图3显示为本发明实施例三维存储器结构制备中形成叠层结构及虚拟多晶硅层的图示。
图4显示为本发明实施例三维存储器结构制备中形成沟道孔的结构示意图。
图5显示为本发明实施例三维存储器结构制备中形成子叠层结构及子沟道孔图示。
图6显示为本发明实施例三维存储器结构制备中形成填孔牺牲层的结构示意图。
图7显示为本发明实施例三维存储器结构制备中形成子叠层结构的结构示意图。
图8显示为本发明实施例三维存储器结构制备中形成子沟道孔的结构示意图。
图9显示为本发明实施例三维存储器结构制备中形成沟道孔另一示例的结构示意图。
图10显示为本发明实施例三维存储器结构制备中形成高介电常数介质层、功能侧壁层、沟道层及绝缘填充层的结构示意图。
图11显示为本发明实施例三维存储器结构制备中形成栅极间隙的结构示意图。
图12显示为本发明实施例三维存储器结构制备中形成牺牲间隙的结构示意图。
图13显示为本发明实施例三维存储器结构制备中形成无氟金属栅层的结构示意图。
图14显示为本发明实施例三维存储器结构制备中形成导电块的结构示意图。
图15显示为本发明实施例三维存储器结构制备中形成虚拟间隙的结构示意图。
图16显示为本发明实施例三维存储器结构制备中去除虚拟多晶硅层、部分高介电常数介质层、部分功能侧壁层的结构示意图。
图17显示为本发明实施例三维存储器结构制备中形成外延层的结构示意图。
图18显示为本发明对比例中一示意示例的纵截面图。
图19显示为本发明对比例中图18示例的俯视截面结构示意图。
图20显示为本发明对比例中另一示意示例的纵截面图。
图21显示为本发明对比例中图20示例的俯视截面结构示意图。
元件标号说明
100 半导体衬底
101 虚拟多晶硅层
102 叠层结构
102a 子叠层结构
103 绝缘介质层
104 牺牲层
105 沟道孔
105a 子沟道孔
105b 填孔牺牲层
106 高介电常数介质层
107 功能侧壁层
108 沟道层
109 填充绝缘层
110 绝缘间隙
111 栅极间隙
112 导电材料层
113 牺牲间隙
114 无氟金属栅层
115 堆叠结构
115a 子堆叠结构
116 导电块
117 虚拟间隙
118 外延层
200,300 栅极
201 TIN层
202,302 ALOx层
203,301 介质层
204,303 氧化硅层
205,304 氮化硅层
206,305 氧化硅层
207,306 多晶硅层
208,307 氧化硅层
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一：
如图1所示，本发明提供一种三维存储器结构的制备方法，包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，其中，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构并延伸至所述半导体衬底中；
于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；
于所述叠层结构内形成栅极间隙，且所述栅极间隙与所述沟道孔之间具有间距；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；以及
于所述牺牲间隙内形成无氟金属栅层，所述无氟金属栅层与所述绝缘介质层相接触。
下面结合将结合附图详细说明本发明中三维存储器结构的制备工艺。
如图1中的S1及图2所示，提供半导体衬底100。
具体的，所述半导体衬底100可以根据器件的实际需求进行选择，所述半导体衬底100可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底100还可以为叠层结构102，例如硅/锗硅叠层等，本实施例中，所述半导体衬底100包括单晶硅衬底。另外，所述半导体衬底100可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底100中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底100中还可以具有外围电路。
如图1中的S2及图3-9所示，于所述半导体衬底100上形成叠层结构102，并于所述叠层结构102中形成沟道孔105，其中，所述叠层结构102包括交替叠置的牺牲层104及绝缘介质层103，所述沟道孔105贯穿所述叠层结构102并延伸至所述半导体衬底100中。
具体的，所述叠层结构102包括交替层叠的绝缘介质层103及牺牲层104，所述叠层结构102的所述绝缘介质层103包括但不限于二氧化硅层，所述叠层结构102的所述牺牲层104包括但不限于氮化硅层，所述绝缘介质层103与所述牺牲层104在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层104时所述绝缘介质层103几乎不被去除。其中，可以采用如物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成所述叠层结构102。
在一示例中，所述叠层结构102可以包括由下至上依次交替叠置的所述绝缘介质层103及所述牺牲层104，所述叠层结构102的底层及顶层均为所述绝缘介质层103，位于顶层的所述绝缘介质层103的上表面即为所述叠层结构102的上表面。所述叠层结构102内所述绝缘介质层103及所述牺牲层104的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构102内所述绝缘介质层103及所述牺牲层104的层数可以根据实际需要进行设定，此处不做限定。
作为示例，如图5-9所示，所述沟道孔包括N个上下连通设置的子沟道孔105a，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构102a，各所述子叠层结构102a与各所述子沟道孔105a一一对应，其中，N为大于等于2的整数，形成所述叠层结构102及所述沟道孔105的形成步骤包括：
于所述半导体衬底100上形成第一子叠层结构；
于所述第一子叠层结构中形成贯穿所述第一叠层结构的第一子沟道孔；
于所述第一子沟道孔中填充第一填孔牺牲层；
于形成有所述第一填孔牺牲层的所述第一子叠层结构上形成第二子叠层结构，并于形成的所述第二子叠层结构中形成贯穿所述第二子子叠层结构的第二子沟道孔，于所述第二子沟道孔中填充第二填孔牺牲层，以此类推，直至得到需要高度的所述沟道孔，其中，顶部的子沟道孔显露下层的子沟道孔中填充的填孔牺牲层，当所述沟道孔包括两个所述子沟道孔时，所述第二子沟道孔中不进行填充；
基于顶部的子沟道孔去除各填孔牺牲层，得到所述叠层结构及所述沟道孔。
具体的，本示例中提供一种所述沟道孔105的结构及其制备方法，所述沟道孔105可以采用刻蚀工艺形成，所述沟道孔105的结构参见图4及图9所示，其中，在一示例中，所述沟道孔105的结构参见图9所示，所述沟道孔105包括上下连通的子沟道孔105a，当然，在其他实施例中，所述沟道孔105可以由三个或者三个以上的子沟道孔105a连通设置，依据实际情况设置，另外，此时，所述叠层结构102包括与各所述子沟道孔105a对应的子叠层结构102a，参见图9所示，这里与各所述子沟道孔105a对应指的是形成在所述子沟道孔105a的外围且与所述子沟道孔105a相接触的叠层结构102的材料层的部分，如图中所示所述子叠层结构102a与所述子沟道孔105a分别一一对应。
在一示例中，参见图5-图9所示，提供一种含有至少两个所述子沟道孔105a的沟道孔105的制备工艺，其中，图中以含有两个所述子沟道孔105a为例进行说明。如图5所示，首先在所述半导体衬底100上形成子叠层结构102a，即所述第一子叠层结构，所述子叠层结构102a的形成方式与前文所述的叠层结构102形成方式一致，包括交替叠置的所述牺牲层104及所述绝缘介质层103，各材料层的层数依据实际设置，优选地，所述子叠层结构102a的底部的材料层及顶部的材料层均设置为所述绝缘介质层103，接着，在形成的所述子叠层结构102a中形成所述子沟道孔105a，即所述第一子沟道孔，可以采用刻蚀工艺完成；接着，如图6所示，在形成的所述子沟道孔105a中填充填孔牺牲层105b，即所述第一填孔牺牲层，可以采用沉积工艺，沉积填孔牺牲材料层于结构表面，再进行化学机械研磨的工艺将其顶部磨至与所述第一子叠层结构的上表面相平齐，从而得到所述填孔牺牲层105b，其中，所述填孔牺牲层105b的材料可以选择为多晶硅，所述填孔牺牲层105b在后续工艺中被去除掉；接着，如图7所示，再在形成有所述填孔牺牲层105b的结构上继续交替沉积所述牺牲层104及所述绝缘介质层103，形成另外一层所述子叠层结构102a，即所述第二子叠层结构；继续，如图8所示，在后续形成的所述第二子叠层结构中形成第二子沟道孔，并使得所述第二子沟道孔与之前形成的所述第一子沟道孔上下一一对应设置，且上层的所述子沟道孔105a显露对应的下层的所述子沟道孔105a中填充的所述填孔牺牲层105b；最后，如图9所示，基于上层形成的所述子沟道孔105a去除下层的所述填孔牺牲层105b，从而得到上下连通设置的各所述子沟道孔105a，得到最终需要的所述沟道孔105，其中，可以采用湿法刻蚀的方式去除各所述填孔牺牲层105b，还需要说明的是，在一可选示例中，当所述沟道孔105包括三个或者三个以上的连通设置的所述子沟道孔105a时，在制备过程中，第一层至倒数第二层形成的所述子沟道孔105a中填充有所述填孔牺牲层105b，而最后一层，也就是最上层的所述子沟道孔105a中不进行所述填孔牺牲层105b的填充，有利于各所述填孔牺牲层105b的去除。
作为示例，继续在所述半导体衬底101上形成后续子叠层结构102a、子沟道孔105a及填孔牺牲层108的步骤还包括：于第N子沟道孔中填充形成第N填孔牺牲层。
具体的，该示例中，还包括在最顶层的所述子沟道孔105a中填充所述填孔牺牲层的步骤，即当所述沟道孔105包括N个子沟道孔105a时，在所述第N子沟道孔中填充第N填孔牺牲层，从而可以便于在所述沟道孔上形成辅助材料层，如光刻胶层，进而利于其他工艺的进行，如可以是将所述沟道孔遮挡，从而可以在所述叠层结构中进行其他工艺制程，从而可以避免该后续工艺制程对所述沟道孔105造成影响。
如图1中的S3及图10所示，于所述沟道孔105的内壁上形成功能侧壁层107，于所述功能侧壁层107表面形成沟道层108。
作为示例，形成所述功能侧壁的方法包括如下步骤：
于所述高介电常数介质层106表面形成阻挡层；
于所述阻挡层表面形成存储层；以及
于所述存储层表面形成隧穿层。
具体的，如图10所示，于所述沟道孔105的内壁上形成功能侧壁层107，即于所述沟道孔105的侧壁及底部上形成所述功能侧壁107，其中，所述功能侧壁可以直接同时形成于所述沟道孔105的侧壁表面及所述沟道孔105的底部对应的位置，也可以通过其他材料层形成于所述沟道孔105的侧壁表面及所述沟道孔105的底部，即所述沟道孔105的侧壁表面及所述沟道孔105的底部与所述功能侧壁之间还形成有其他材料层。在一示例中，所述沟道孔105的侧壁及底部形成高介电常数介质层106，所述功能侧壁层107形成于所述高介电常数介质层106表面，另外，在一可选示例中，所述功能侧壁层107自所述沟道孔105的侧壁至中心的方向依次包括阻挡层、存储层以及遂穿层(图中未示出)。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述阻挡层；优选地，本实施例中，采用原子层沉积工艺于所述沟道孔105的侧壁表面形成所述阻挡层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述存储层；优选地，本实施例中，采用原子层沉积工艺形成所述存储层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述隧穿层；优选地，本实施例中，采用原子层沉积工艺形成所述隧穿层。在一示例中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。在一示例中，所述阻挡层包括氧化硅层，所述存储层包括氮化硅层，所述遂穿层包括氧化硅层，从而形成O NO结构的功能侧壁层107。
在一示例中，所述阻挡层的材质包括但不限于二氧化硅，在一示例中，所述阻挡层可以包括高k(介电常数)介质层及阻挡叠层结构102，所述阻挡叠层结构102位于所述高k介质层的表面靠近所述沟道孔105中心的位置；所述阻挡叠层结构102包括沿所述阻挡叠层结构102厚度方向(即所述沟道孔105侧壁朝向所述沟道孔105中心的方向)交替叠置的氧化物层及氮氧化物层，所述阻挡叠层结构102中，所述氧化物层及所述氮氧化物层交替叠置的周期数可以根据实际需要进行设定，此处不做限定；所述氧化物层及所述氮氧化物层交替叠置的顺序可以根据实际需要进行设定。其中，所述高k介质层的材料可以包括氧化铝或氧化铪等等，所述氧化层的材料可以包括氧化硅或氧化铪等等，所述氮氧化物层的材料可以包括氮氧化硅或氮氧化铪等等。
在一示例中，所述存储层的材质包括但不限氮化硅，所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述氮化物层及所述氮氧化物层交替叠置的顺序可以根据实际需要进行设定，所述氮化物层及所述氮氧化物层交替叠置的周期数可以根据实际需要进行设定。所述氮化物层的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层的材料可以包括氮氧化硅或氮氧化铪等。
在一示例中，所述隧穿层的材质包括但不限于二氧化硅，所述隧穿层可以包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构102，所述氮氧化物叠层结构102包括多层沿所述隧穿层厚度方向叠置的氮氧化物层。所述氮化物层的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层的材料可以包括氮氧化硅或氮氧化铪等等，所述氮氧化物叠层结构102中所述氮氧化物层的层数可以根据实际需要进行设定，此处不做限定，所述氮氧化物叠层结构102中各层所述氮氧化物层不尽相同，各层所述氮氧化物层中的各元素的原子比不尽相同，譬如，以所述氮氧化物层的材料为氮氧化硅作为示例，各所述氮氧化物层中的氮、氧及硅三者的原子比不尽相同。
具体的，还于所述功能侧壁层107表面形成沟道层108。其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁的表面形成所述沟道层108；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁的表面形成所述沟道层108，在一示例中，所述沟道层108的材料可以包括多晶硅。当然，在其他示例中，所述沟道层108的材料还可以为其他的半导体材料。
作为示例，形成所述功能侧壁层107之前还包括步骤：于所述沟道孔105的内壁上形成高介电常数介质层106，且所述功能侧壁层107形成于所述高介电常数介质层106表面。
在一可选示例中，于所述沟道孔105的内壁上形成高介电常数介质层106，即于所述沟道孔105的侧壁及底部表面形成高介电常数介质层106(HK，高K介质层)，后续形成的无氟金属上层与所述高介电常数介质层相接触，作为HK栅介质层，其材料可以是氧化铝等，可以通过原子层沉积形成。其中，所述高介电常数介质层106与所述牺牲层104相接触，从而当后续工艺中去出所述牺牲层104形成无氟金属栅层114时，所述高介电常数介质层106与所述无氟金属栅层114相接触，成为HK Metal Gate(金属栅)结构，形成在所述沟道孔105侧壁的所述高介电常数介质层106可以取代形成的所述无氟金属栅层114上下表面的高介电常数介质层106，如ALO层，从而可以省掉无氟金属栅层114上下表面的材料层，实现形成的牺牲层104(如氮化硅层)的高度，即实现了整体叠层结构102高度的缩减，也就是可以制备更多层的所述叠层结构102，同时不至于减小无氟金属栅层114的高度，解决了无氟金属栅层114高度减小所导致的栅极电阻增大的问题。同时，高介电常数介质层106的改进，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能，可以提高晶体管的开关速度，并减小栅极的漏电流。
作为示例，于所述功能侧壁上形成所述沟道层108之后还包括步骤：于所述沟道孔105中形成填充绝缘层109。作为示例，形成所述填充绝缘层109的过程中还于所述填充绝缘层109中形成绝缘间隙110。
具体的，所述高介电常数介质层106、所述功能侧壁与所述沟道层108的厚度之和可以小于所述沟道孔105的宽度的一半，此时，形成所述沟道层108后所述沟道孔105内还保留有填充绝缘层109的预留空间；在其他示例中，所述沟道层108还可以填满所述沟道孔105。其中，当保留所述预留空间时，还包括于所述沟道孔105内形成填充绝缘层109的步骤，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道孔105内形成所述填充绝缘层109；优选地，本实施例中，采用原子层沉积工艺于所述沟道孔105内形成所述填充绝缘层109。所述填充绝缘层109的材料可以包括氧化介质层，譬如氧化硅等等，所述填充绝缘层109可以填满所述沟道孔105。
另外，在一示例中，还可以通过控制所述填充绝缘层109的沉积工艺参数于所述填充绝缘层109中形成所述绝缘间隙110。
具体的，本申请在所述沟道孔105的侧壁及底部形成所述高介电常数介质层106，在该步骤中，于所述填充绝缘层109中形成所述绝缘间隙110，从而可以释放所述绝缘间隙110周围材料层的应力，并进一步有利于所述叠层结构102的层数的提高，在一示例中，可以通过控制所述填充绝缘层109的形成工艺参数形成所述绝缘间隙110。
如图1中的S4及图11所示，于所述叠层结构102内形成栅极间隙111(Gate LineSlit，GLS)，且所述栅极间隙111与所述沟道孔105之间具有间距；
具体的，于所述叠层结构102内形成栅极间隙111，以基于所述栅极间隙111去除所述牺牲层104，其中，参照图11所示，在一示例中，形成所述栅极间隙111的步骤包括：于所述叠层结构102的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述栅极间隙111的形状及位置的开口图形；基于所述图形化掩膜层刻蚀所述叠层结构102以形成所述栅极间隙111，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构102，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构102；去除所述图形化掩膜层。其中，所述栅极间隙111的位置及数量可以根据实际需要进行设定，此处不做限定，图11仅提供一种栅极间隙111的示例，在一可选示例中，所述栅极间隙111可以贯穿所述叠层结构102直至所述半导体衬底100的上表面；当然，所述栅极间隙111还可以贯穿所述叠层结构102并延伸至所述半导体衬底100内。另外，如图11所示，图10及相关附图可以是图11中A-A截面图，其中，图11顶部没有具体示出各个材料层，仅进行示意。
如图1中的S5及图12所示，基于所述栅极间隙111去除所述牺牲层104，以形成牺牲间隙113。
具体的，形成所述栅极间隙111后，基于所述栅极间隙111去除所述牺牲层104，其中，所述牺牲层104被去除后，于相邻所述绝缘介质层103之间形成所述牺牲间隙113，所述牺牲间隙113对应于未去除之前的所述牺牲层104，可以采用湿法刻蚀工艺去除所述牺牲层104，在一示例中，可以采用对所述牺牲层104具有较高刻蚀去除速率，且对所述绝缘介质层103几乎不能去除的湿法腐蚀液进行湿法腐蚀以去除所述牺牲层104；具体地，将所述湿法腐蚀液置于所述栅极间隙111内，所述湿法腐蚀液横向腐蚀所述牺牲层104以将所述牺牲层104去除。
如图1中的S6及图13所示，于所述牺牲间隙113内形成无氟金属栅层114，所述无氟金属栅层114与所述绝缘介质层相接触。
作为示例，所述无氟金属栅层114的厚度介于10-50纳米之间，例如，可以是20纳米、35纳米、40纳米、45纳米，其中，所述无氟金属栅层的厚度是指上下相邻绝缘介质层103之间的所述无氟金属栅的尺寸。
作为示例，所述无氟金属栅层包括无氟钨层，所述无氟钨层的制备方法包括：基于钨的氯化物和氢气反应生成所述无氟钨层。
具体的，形成所述无氟金属栅层114后，所述半导体衬底100上形成有包括交替叠置的所述无氟金属栅层114及绝缘介质层的堆叠结构115，即所述栅极层直接与栅介质层相接触从而即可以实现上述的高度的降低，其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙113内形成所述无氟金属栅层114。
具体的，所述无氟金属栅层114包括无氟金属栅层，当形成所述无氟金属层时，无需在所述无氟金属栅层114的表面形成阻挡层，例如TIN层、ALO层，从而无需在无氟金属栅层114的上下表面形成此类阻挡层，直接与所述绝缘介质层相接触，从而可以减小上下相邻绝缘介质层103中间的间隙的大小，即减小所述牺牲层104的高度，可以无需缩减无氟金属栅层114的尺寸便可以减小牺牲层104的高度，解决栅极高度减小导致电阻增大的问题，进而减小整个叠层结构102的高度，也就是可以制备更多层的所述叠层结构102，减小整体叠层结构102的厚度，而不改变无氟金属栅层114的厚度，从而不至于增大无氟金属栅层114的电阻，提高器件性能，同时，栅极材料阻挡层的去除，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能，其中，所述无氟金属栅层包括无氟钨层或无氟钼层。
具体的，对于形成所述无氟金属栅层的工艺，可以采用无氟金属源进行制备，如制备无氟钨层，可以选择无氟钨源，无氟钨源可以是钨的无氟有机物W(CH)xOy，也可以是钨的氯化物WClx，其他无氟金属栅层类同，在一可选示例中，可以采用金属氯化物与氢气进行反应制备，例如，所述无氟金属栅层包括无氟钨层，所述无氟钨层的制备方法包括：基于钨的氯化物和氢气反应生成所述无氟钨层，下面进行具体说明：
首先，在反应腔内，通入气相无氟钨源，钨的氯化物(六氯化钨)一般以固相形态存在熔点在275℃左右，沸点在346℃左右，为了得到气相的六氯化钨一般可以通过将其升温，形成四氯化钨的液态源，再通过液态源蒸发系统，以载气鼓泡的形式实现六钨的氯化物的气化。其中，载气一般为高纯惰性气体，例如氮气N2、氩气Ar、氢气H2等。也可以将液态源直接蒸发，形成六氯化钨蒸汽，输送到反应腔。反应腔为发生化学反应，以形成无氟金属钨的腔体。为了避免形成的无氟金属钨被氧化，反应腔一般可以设置为真空状态或填充惰性气体，例如Ar。接着，六氯化钨与氢等离子体发生反应，形成无氟金属钨，高温下氢的还原能力大大增强，可以通过氢气或氢的等离子体将六氯化钨还原，具体反应过程如下：
WCl6+6H＝W+6HCl (1)
WCl6+3H2＝W+6HCl (2)
反应式(1)、(2)为主反应过程，随着温度升高，反应趋势越来越大，提高温度有利于向生成钨的方向发展。氢还原氯化钨的过程可以视为一个氢还原、热分解、逆向反应同时进行的复杂化学反应过程。除了上述反应过程，还可以包括如下反应过程：
WCl6+H2＝WHCl5+HCl (3)
WHCl5＝WCl4+HCl (4)
WHCl 5+2H2＝W(s)+5HCl (5)
WCl 4+2H2＝W(s)+4HCl (6)
以上仅为该反应过程的一部分，在不同的反应阶段，不同的反应条件，例如不同的反应物浓度，不同的反应温度，将发生不同的反应。在反应过程中，为了控制反应物浓度，将多余的反应物排出，可以采用通入惰性气体进行净化的方式，将反应物排出。
作为示例，于所述牺牲间隙113内形成所述无氟金属栅层114之后还包括如下步骤：
于所述栅极间隙111底部对应的所述半导体衬底100内形成源极区域(图中未示出)；
于所述栅极间隙111内形成导电材料层112，所述导电材料层与所述源极区域相接触。
作为示例，于所述栅极间隙111内形成所述导电材料层112之前还包括步骤：于所述栅极间隙111的侧壁形成隔离层(图中未示出)，所述导电材料层112形成于所述隔离层表面。
具体的，在一示例中，可以采用离子注入工艺对所述栅极间隙111底部的所述半导体衬底100进行离子注入，以形成所述源极区域，在一可选示例中，对所述栅极间隙111底部的所述半导体衬底100进行离子注入时，位于所述栅极间隙111底部的所述底部氧化物层并未被去除，所述底部氧化物层的存在可以在离子注入过程中对所述半导体衬底100进行保护，以避免离子注入对所述半导体衬底100造成晶格损伤。在一示例中，于所述栅极间隙111底部的所述半导体衬底100内形成所述源极区域之后还包括去除所述底部氧化物层的步骤。具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺去除所述底部氧化物层。于所述栅极间隙111内形成所述导电材料层112之前，还包括于所述栅极间隙111的侧壁形成隔离层的步骤。具体地，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极间隙111的侧壁形成所述隔离层。所述隔离层用于将所述导电材料层112与所述无氟金属栅层114电隔离，所述隔离层的材料可以包括但不仅限于氧化硅、氮化硅、氮氧化硅或氧化铪等等。其中，在形成所述隔离层的时候，所述隔离层可以同时形成于所述栅极间隙111的侧壁及所述栅极间隙111的底部，此时，为了确保所述栅极间隙111内形成的所述导电材料层112与所述源极区域电接触，所述隔离层形成之后，还包括将位于所述栅极间隙111底部的所述隔离层去除的步骤。
另外，在一示例中，以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极间隙111内形成所述导电材料层112，优选地，本实施例中，采用原子层沉积工艺于所述栅极间隙111内形成所述导电材料层112。在一示例中，所述导电材料层112的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等。所述导电材料层112填满所述栅极间隙111，即所述导电材料层112的上表面可以与所述栅极间隙111的上表面相平齐。
作为示例，如图14所示，所述三维存储器结构的制备方法中还包括制备导电块116的步骤，其中，所述导电块116形成于所述沟道孔105内，在一示例中，可以是所述导电块116形成在所述沟道层108构成的孔的内侧壁上，同时形成在所述填充绝缘层109上，从而与所述填充绝缘层109共同将所述沟道层108形成的孔填满，在一示例中，可以是形成所述填充绝缘层109后，再对所述填充绝缘层109进行回刻，以使得所述填充绝缘层109的上表面低于所述叠层结构102的上表面，再在所述沟道孔105中填充导电材料层112以形成所述导电块116。
作为示例，形成所述叠层结构102之前还包括步骤：于所述半导体衬底100上形成虚拟多晶硅层101，且所述叠层结构102形成于所述虚拟多晶硅层101上，形成所述沟道层108之后还包括步骤：去除所述虚拟多晶硅层101，以形成虚拟间隙117，并基于所述虚拟间隙117去除对应位置的所述高介电常数介质层106及所述功能侧壁层107，并于所述虚拟间隙117对应位置的所述沟道层108的侧壁表面形成外延层118。
具体的，参见图图3及15所示，在形成所述叠层结构102之前，还在所述半导体衬底100上形成一层虚拟多晶硅层101，在一可选示例中，所述虚拟多晶硅层101上表面还形成一层氧化层，其中，所述氧化层可以是所述叠层结构102中的绝缘介质层103，当然也可以是额外形成的氧化层，如氧化硅层等。如图16所示，基于所述虚拟间隙117去除对应位置的所述高介电常数介质层106及所述功能侧壁层107，这里，参见图16所示，对应位置是指被所述虚拟多晶硅层101包覆的高介电常数介质及功能侧壁部分，在一示例中，所述虚拟多晶硅层101及对应的所述高介电常数介质层106和所述功能侧壁层107可以采用湿法刻蚀的工艺去除，可选地，三者可以基于同一工艺同时去除，当然，在其他示例中，也可以是先去除所述虚拟多晶硅层101形成以虚拟间隙117，然后在通过形成的所述虚拟间隙117在另一工艺下去除所述高介电常数介质层106和所述功能侧壁层107。另外，如图17所示，去除所述虚拟多晶硅层101、所述高介电常数介质层106及所述功能侧壁层107之后，还包括侧面生长侧面外延层118(Side wall seg)的步骤，可以是硅层，可以采用但不仅限于选择性外延工艺(Selective Epi，SEG)，从而可以基于其做BSG下选择管。
实施例二：
如图17所示，并参见图1至图16，本发明还提供一种三维存储器结构，所述三维存储器结构包括：
半导体衬底100；
堆叠结构115，形成于所述半导体衬底100上，且所述堆叠结构115中形成有沟道孔105，其中，所述堆叠结构115包括交替叠置的无氟金属栅层114及绝缘介质层103，且所述无氟金属栅层114与所述绝缘介质层103相接触，所述沟道孔105贯穿所述堆叠结构115并延伸至所述半导体衬底100中；以及
功能侧壁层107及沟道层108，所述功能侧壁层107形成于所述高介电常数介质层106表面，所述沟道层108形成于所述功能侧壁层107表面。
作为示例，所述存储器结构还包括三维高介电常数介质层106，所述高介电常数介质层形成于所述沟道孔105的内壁上，所述功能侧壁层形成于所述高介电常数介质层106表面。
具体的，所述半导体衬底100可以根据器件的实际需求进行选择，所述半导体衬底100可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底100还可以为叠层结构102，例如硅/锗硅叠层等，本实施例中，所述半导体衬底100包括单晶硅衬底。另外，所述半导体衬底100可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底100中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底100中还可以具有外围电路。
作为示例，所述无氟金属栅层包括无氟钨层及无氟钼层中的至少一者。
作为示例，所述无氟金属栅层114的厚度介于10-50纳米之间，例如，可以是20纳米、35纳米、40纳米、45纳米，其中，所述无氟金属栅层的厚度是指上下相邻绝缘介质层103之间的所述无氟金属栅的尺寸。
具体的，所述堆叠结构115包括交替层叠的绝缘介质层103及无氟金属栅层114，即所述栅极层直接与栅介质层相接触，所述叠层结构102的所述绝缘介质层103包括但不限于二氧化硅层，所述堆叠结构115的所述无氟金属栅层114包括无氟金属栅层，其中，所述无氟金属栅层包括但不限于无氟钨层或无氟钼层。在一示例中，所述堆叠结构115可以包括由下至上依次交替叠置的所述绝缘介质层103及所述无氟金属栅层114，所述堆叠结构115的底层及顶层均为所述绝缘介质层103，位于顶层的所述绝缘介质层103的上表面即为所述堆叠结构115的上表面。所述堆叠结构115内所述绝缘介质层103及所述无氟金属栅层114的层数可以包括32层、64层、96层或128层等等，具体的，所述堆叠结构115内所述绝缘介质层103及所述无氟金属栅层114的层数可以根据实际需要进行设定，此处不做限定。
具体的，所述无氟金属栅层114包括无氟金属栅层，当形成所述无氟金属层时，无需在所述无氟金属栅层114的表面形成阻挡层，例如TIN层、ALO层，从而无需在无氟金属栅层114的上下表面形成此类阻挡层，直接与所述绝缘介质层相接触，从而可以减小上下相邻绝缘介质层103中间的间隙的大小，即减小所述牺牲层104的高度，可以无需缩减无氟金属栅层114的尺寸便可以减小牺牲层104的高度，解决栅极高度减小导致电阻增大的问题，进而减小整个叠层结构102的高度，也就是可以制备更多层的所述叠层结构102，减小整体叠层结构102的厚度，而不改变无氟金属栅层114的厚度，从而不至于增大无氟金属栅层114的电阻，提高器件性能，同时，栅极材料阻挡层的去除，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能，其中，所述无氟金属栅层包括无氟钨层或无氟钼层。
作为示例，所述沟道孔105包括N个上下连通设置的子沟道孔105a，所述堆叠结构115包括在垂直于所述半导体衬底100表面的方向上依次堆叠的N个子堆叠结构115a，各所述子堆叠结构115a与各所述子沟道孔105a一一对应，其中，N为大于等于2的整数。
具体的，本示例中提供一种所述沟道孔105的结构，所述沟道孔105的结构参见图4及图9所示，其中，在一示例中，所述沟道孔105的结构参见图9所示，所述沟道孔105包括上下连通的子沟道孔105a，当然，在其他实施例中，所述沟道孔105可以由三个或者三个以上的子沟道孔105a连通设置，依据实际情况设置，另外，此时，所述叠层结构102包括与各所述子沟道孔105a对应的子堆叠结构115a，参见图9所示，这里与各所述子沟道孔105a对应指的是形成在所述子沟道孔105a的外围且与所述子沟道孔105a相接触的堆叠结构115的材料层的部分，如图中所示所述子堆叠结构115a与所述子沟道孔105a分别一一对应。
作为示例，所述功能侧壁包括：
阻挡层，形成于所述沟道通孔的侧壁表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
作为示例，所述阻挡层包括横向交替叠置的氧化物层及氮氧化物层；所述存储层包括横向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括横向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物层。
具体的，参见图10所示，于所述沟道孔105的内壁上形成功能侧壁层107，即于所述沟道孔105的侧壁及底部上形成所述功能侧壁107，其中，所述功能侧壁可以直接同时形成于所述沟道孔105的侧壁表面及所述沟道孔105的底部对应的位置，也可以通过其他材料层形成于所述沟道孔105的侧壁表面及所述沟道孔105的底部，即所述沟道孔105的侧壁表面及所述沟道孔105的底部与所述功能侧壁之间还形成有其他材料层。在一示例中，所述沟道孔105的侧壁及底部形成高介电常数介质层106，所述功能侧壁层107形成于所述高介电常数介质层106表面，另外，在一可选示例中，所述功能侧壁层107自所述沟道孔105的侧壁至中心的方向依次包括阻挡层、存储层以及遂穿层。在一示例中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。在一示例中，所述阻挡层包括氧化硅层，所述存储层包括氮化硅层，所述遂穿层包括氧化硅层，从而形成ONO结构的功能侧壁层107。
在一示例中，所述阻挡层的材质包括但不限于二氧化硅，在一示例中，所述阻挡层可以包括高k(介电常数)介质层及阻挡叠层结构102，所述阻挡叠层结构102位于所述高k介质层的表面靠近所述沟道孔105中心的位置；所述阻挡叠层结构102包括沿所述阻挡叠层结构102厚度方向(即所述沟道孔105侧壁朝向所述沟道孔105中心的方向)交替叠置的氧化物层及氮氧化物层，所述阻挡叠层结构102中，所述氧化物层及所述氮氧化物层交替叠置的周期数可以根据实际需要进行设定，此处不做限定；所述氧化物层及所述氮氧化物层交替叠置的顺序可以根据实际需要进行设定。其中，所述高k介质层的材料可以包括氧化铝或氧化铪等等，所述氧化层的材料可以包括氧化硅或氧化铪等等，所述氮氧化物层的材料可以包括氮氧化硅或氮氧化铪等等。
在一示例中，所述存储层的材质包括但不限氮化硅，所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述氮化物层及所述氮氧化物层交替叠置的顺序可以根据实际需要进行设定，所述氮化物层及所述氮氧化物层交替叠置的周期数可以根据实际需要进行设定。所述氮化物层的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层的材料可以包括氮氧化硅或氮氧化铪等。
在一示例中，所述隧穿层的材质包括但不限于二氧化硅，所述隧穿层可以包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构102，所述氮氧化物叠层结构102包括多层沿所述隧穿层厚度方向叠置的氮氧化物层。所述氮化物层的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层的材料可以包括氮氧化硅或氮氧化铪等等，所述氮氧化物叠层结构102中所述氮氧化物层的层数可以根据实际需要进行设定，此处不做限定，所述氮氧化物叠层结构102中各层所述氮氧化物层不尽相同，各层所述氮氧化物层中的各元素的原子比不尽相同，譬如，以所述氮氧化物层的材料为氮氧化硅作为示例，各所述氮氧化物层中的氮、氧及硅三者的原子比不尽相同。
具体的，在一示例中，所述存储器结构还包括三维高介电常数介质层106，所述高介电常数介质层形成于所述沟道孔105的内壁上，所述功能侧壁层形成于所述高介电常数介质层106表面。在一可选示例中，所述高介电常数介质层形成于所述沟道孔105的内壁上，即所述沟道孔105的侧壁及底部表面形成有高介电常数介质层106(高K介质层)，所述无氟金属栅层与所述高介电常数介质层相接触，其材料可以是氧化铝等，可以通过原子层沉积形成。其中，所述高介电常数介质层106与所述牺牲层104相接触，从而当后续工艺中去出所述牺牲层104形成无氟金属栅层114时，所述高介电常数介质层106与所述无氟金属栅层114相接触，成为HK Metal Gate(金属栅)结构，形成在所述沟道孔105侧壁的所述高介电常数介质层106可以取代形成的所述无氟金属栅层114上下表面的高介电常数介质层106，如ALO层，从而可以省掉无氟金属栅层114上下表面的材料层，实现形成的牺牲层104(如氮化硅层)的高度，即实现了整体叠层结构102高度的缩减，也就是可以制备更多层的所述叠层结构102，同时不至于减小无氟金属栅层114的高度，解决了无氟金属栅层114高度减小所导致的栅极电阻增大的问题。同时，高介电常数介质层106的改进，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能，可以提高晶体管的开关速度，并减小栅极的漏电流。
具体的，所述功能侧壁层107表面还形成有沟道层108，在一示例中，所述沟道层108的材料可以包括多晶硅。当然，在其他示例中，所述沟道层108的材料还可以为其他的半导体材料。
作为示例，所述三维存储器结构还包括填充绝缘层109，所述填充绝缘层109形成于所述沟道层108表面，并填充于所述沟道孔105内。
作为示例，所述填充绝缘层109中还形成有绝缘间隙110。
具体的，所述高介电常数介质层106、所述功能侧壁与所述沟道层108的厚度之和可以小于所述沟道孔105的宽度的一半，此时，形成所述沟道层108后所述沟道孔105内还保留有填充绝缘层109的预留空间；在其他示例中，所述沟道层108还可以填满所述沟道孔105。其中，当保留所述预留空间时，还于所述沟道孔105内形成有填充绝缘层109，所述填充绝缘层109的材料可以包括氧化介质层，譬如氧化硅等等，所述填充绝缘层109可以填满所述沟道孔105。
另外，在一示例中，还可以通过控制所述填充绝缘层109的沉积工艺参数于所述填充绝缘层109中形成有所述绝缘间隙110。具体的，本申请在所述沟道孔105的侧壁及底部形成所述高介电常数介质层106，在所述填充绝缘层109中形成有所述绝缘间隙110，从而可以释放所述绝缘间隙110周围材料层的应力，并进一步有利于所述叠层结构102的层数的提高，在一示例中，可以通过控制所述填充绝缘层109的形成工艺参数形成所述绝缘间隙110。
作为示例，所述三维存储器结构还包括形成于所述堆叠结构115中的栅极间隙111，所述栅极间隙111与所述沟道孔105之间具有间距，且所述栅极间隙111贯穿所述堆叠结构115并延伸至所述半导体衬底100内，其中，所述栅极间隙111底部对应的所述半导体衬底100内形成有源极区域，所述栅极间隙111内形成有导电材料层112，所述导电材料层112与所述源极区域相接触。
作为示例，所述栅极间隙111的侧壁形成有隔离层，且所述导电材料层112形成于所述隔离层表面。
具体的，所述堆叠结构115内还形成栅极间隙111，参照图11所示，其中，所述栅极间隙111的位置及数量可以根据实际需要进行设定，此处不做限定，图11仅提供一种栅极间隙111的示例，在一可选示例中，所述栅极间隙111可以贯穿所述叠层结构102直至所述半导体衬底100的上表面；当然，所述栅极间隙111还可以贯穿所述叠层结构102并延伸至所述半导体衬底100内。
具体的，在一示例中，可以采用离子注入工艺对所述栅极间隙111底部的所述半导体衬底100进行离子注入，以形成所述源极区域，在另一可选示例中，所述栅极间隙111的侧壁还形成有隔离层，所述隔离层用于将所述导电材料层112与所述无氟金属栅层114电隔离，所述隔离层的材料可以包括但不仅限于氧化硅、氮化硅、氮氧化硅或氧化铪等等。另外，在一示例中，所述导电材料层112的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等。所述导电材料层112填满所述栅极间隙111，即所述导电材料层112的上表面可以与所述栅极间隙111的上表面相平齐。
作为示例，如图14所示，所述三维存储器结构还包括导电块116，其中，所述导电块116形成于所述沟道孔105内，在一示例中，可以是所述导电块116形成在所述沟道层108构成的孔的内侧壁上，同时形成在所述填充绝缘层109上，从而与所述填充绝缘层109共同将所述沟道层108形成的孔填满，在一示例中，可以是形成所述填充绝缘层109后，再对所述填充绝缘层109进行回刻，以使得所述填充绝缘层109的上表面低于所述叠层结构102的上表面，再在所述沟道孔105中填充导电材料层112以形成所述导电块116。
作为示例，所述三维存储器结构还包括形成于所述半导体衬底100与所述堆叠结构115之间的外延层118，其中，所述沟道孔105贯穿所述外延层118，且所述外延层118位于所述沟道层108的外围并于所述沟道层108的侧壁相接触。
具体的，参考图图3及15所示，所述半导体衬底100与所述堆叠结构115之间还形成有外延层118，在一可选示例中，所述外延层118上表面还形成一层氧化层，其中，所述氧化层可以是所述堆叠结构115中的绝缘介质层103，当然也可以是额外形成的氧化层，如氧化硅层等。具体的，所述沟道孔105贯穿所述外延层118，且所述外延层118位于所述沟道层108的外围并于所述沟道层108的侧壁相接触，进一步，所述高介电常数介质层106及所述功能侧壁对应于所述外延层118的位置形成有外延沉积凹槽，所述外延层118形成于所述外延沉积凹槽中，与所述沟道层108的外侧壁相接触，所述外延层118包覆这部分高介电常数介质及功能侧壁部分，所述外延层118的材料可以是硅层，可以基于其做BSG下选择管。
对比例：
本发明还提供一对比例，该对比例提供一种三维存储器结构，如图18及19所示，图18显示为一示意示例的纵截面图，其包括栅极200，形成在栅极表面的TIN层201及ALOx层202，形成在ALOx层202表面的介质层203，形成在侧部的氧化硅层204，氮化硅层205，氧化硅层206，多晶硅层207，氧化硅层208，图19显示为图18示例的虚线位置俯视截面结构示意图，包括栅极200，TIN层201，ALOx层202，氧化硅层204，氮化硅层205，氧化硅层206，多晶硅层207，氧化硅层208，另外，还提供采用本发明实施例一的制备方法制备得到的三维存储器结构，如图20及图21所示，图20显示为一示意示例的纵截面图，其包括栅极300，形成在栅极300表面的介质层301，形成在侧部的ALOx层302，氧化硅层303，氮化硅层304，氧化硅层305，多晶硅层306，氧化硅层307，图21显示为图20示例的俯视截面结构示意图，包括栅极300，ALOx层302，氧化硅层303，氮化硅层304，氧化硅层305，多晶硅层306，氧化硅层307，其中，图18及图20仅是对产生的有益效果部分进行的示意性说明，并非完全代表具体完整的结构。采用本发明实施例一的制备方法制备得到的结构相比于对比例提供的三维存储器结构，在器件结构层的高度上得到了明显的缩减，如图18及图20所示，且保证在减小结构层高度的同时不减小栅极的高度，可以防止器件电阻的增大，进而可以适应更高层数叠层结构的器件的制备，同时，TIN层的去除以及ALOx层的改进，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能，制备了HKMG(高介电常数金属栅)结构，可以提高晶体管的开关速度，并减小栅极的漏电流，采用本发明的方案，可以使得氮化硅牺牲层，即叠层结构中相邻绝缘介质层氧化硅之间的高度减小30％，而栅极层金属钨的高度不变。
综上所述，本发明提供一种三维存储器结构及其制备方法，所述制备方法包括如下步骤提供半导体衬底；于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，其中，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构并延伸至所述半导体衬底中；于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；于所述叠层结构内形成栅极间隙，且所述栅极间隙与所述沟道孔之间具有间距；基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；以及于所述牺牲间隙内形成无氟金属栅层，所述无氟金属栅层与所述绝缘介质层相接触。通过上述方案，本发明三维存储器结构及制备方法，无需制备栅极材料的阻挡层，可以缩小单层牺牲层的高度，将高介电常数介质层制备在沟道孔侧壁，无需减小无氟金属栅层的高度便可以缩小单层牺牲层的高度，减小了器件电阻，可以缩小整个叠层结构的高度，进而可以适应更高层数叠层结构的器件的制备，制备了HKMG(高介电常数金属栅)结构，可以提高晶体管的开关速度，并减小栅极的漏电流，同时，栅极材料阻挡层的去除以及高介电常数介质层的改进，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (21)

1.一种三维存储器结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，其中，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构并延伸至所述半导体衬底中；
于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；
于所述叠层结构内形成栅极间隙，且所述栅极间隙与所述沟道孔之间具有间距；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；以及
于所述牺牲间隙内形成无氟金属栅层，所述无氟金属栅层与所述绝缘介质层相接触。
2.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，形成所述功能侧壁层之前还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，且所述功能侧壁层形成于所述高介电常数介质层表面。
3.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，所述无氟金属栅层包括无氟钨层，所述无氟钨层的制备方法包括：基于钨的氯化物和氢气反应生成所述无氟钨层。
4.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，形成所述功能侧壁的方法包括如下步骤：
于所述高介电常数介质层表面形成阻挡层；
于所述阻挡层表面形成存储层；以及
于所述存储层表面形成隧穿层。
5.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，于所述功能侧壁上形成所述沟道层之后还包括步骤：于所述沟道孔中形成填充绝缘层。
6.根据权利要求5所述的三维存储器结构的制备方法，其特征在于，形成所述填充绝缘层的过程还包括于所述填充绝缘层中形成绝缘间隙。
7.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，于所述牺牲间隙内形成所述无氟金属栅层之后还包括如下步骤：
于所述栅极间隙底部对应的所述半导体衬底内形成源极区域；以及
于所述栅极间隙内形成导电材料层，所述导电材料层与所述源极区域相接触。
8.根据权利要求7所述的三维存储器结构的制备方法，其特征在于，于所述栅极间隙内形成所述导电材料层之前还包括步骤：于所述栅极间隙的侧壁形成隔离层，且所述导电材料层形成于所述隔离层表面。
9.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，形成所述叠层结构之前还包括步骤：于所述半导体衬底上形成虚拟多晶硅层，且所述叠层结构形成于所述虚拟多晶硅层上，形成所述沟道层之后还包括步骤：去除所述虚拟多晶硅层，以形成虚拟间隙，并基于所述虚拟间隙去除对应位置的所述高介电常数介质层及所述功能侧壁层，并于所述虚拟间隙对应位置的所述沟道层的侧壁表面形成外延层。
10.根据权利要求1-9中任意一项所述的三维存储器结构的制备方法，其特征在于，所述沟道孔包括N个上下连通设置的子沟道孔，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子沟道孔一一对应，其中，N为大于等于2的整数，形成所述叠层结构及所述沟道孔的形成步骤包括：
于所述半导体衬底上形成第一子叠层结构；
于所述第一子叠层结构中形成贯穿所述第一子叠层结构的第一子沟道孔；
于所述第一子沟道孔中填充第一填孔牺牲层；
继续在所述半导体衬底上形成后续子叠层结构、子沟道孔及填孔牺牲层，直到形成第N子叠层结构、第N子沟道孔及第N-1填孔牺牲层，使得顶部的子沟道孔显露下层的子栅极间隙中的填孔牺牲层；以及
基于所述第N子沟道孔去除各填孔牺牲层，得到所述叠层结构及所述沟道孔。
11.一种三维存储器结构，其特征在于，所述三维存储器结构包括：
半导体衬底；
堆叠结构，形成于所述半导体衬底上，且所述堆叠结构中形成有沟道孔，其中，所述堆叠结构包括交替叠置的无氟金属栅层及绝缘介质层，且所述无氟金属栅层与所述绝缘介质层相接触，所述沟道孔贯穿所述堆叠结构并延伸至所述半导体衬底中；以及
功能侧壁层及沟道层，所述功能侧壁层形成于所述沟道孔内壁上，所述沟道层形成于所述功能侧壁层表面。
12.根据权利要求11所述的三维存储器结构，其特征在于，所述存储器结构还包括三维高介电常数介质层，所述高介电常数介质层形成于所述沟道孔的内壁上，所述功能侧壁层形成于所述高介电常数介质层表面。
13.根据权利要求11所述的三维存储器结构，其特征在于，所述无氟金属栅层包括无氟钨层及无氟钼层中的至少一者。
14.根据权利要求11所述的三维存储器结构，其特征在于，所述功能侧壁包括：
阻挡层，形成于所述沟道通孔的侧壁表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
15.根据权利要求14所述的三维存储器结构，其特征在于，所述阻挡层包括横向交替叠置的氧化物层及氮氧化物层；所述存储层包括横向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括横向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物层。
16.根据权利要求11所述的三维存储器结构，其特征在于，所述三维存储器结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内。
17.根据权利要求16所述的三维存储器结构，其特征在于，所述填充绝缘层中还形成有绝缘间隙。
18.根据权利要求11所述的三维存储器结构，其特征在于，所述三维存储器结构还包括形成于所述堆叠结构中的栅极间隙，所述栅极间隙与所述沟道孔之间具有间距，且所述栅极间隙贯穿所述堆叠结构并延伸至所述半导体衬底内，其中，所述栅极间隙底部对应的所述半导体衬底内形成有源极区域，所述栅极间隙内形成有导电材料层，所述导电材料层与所述源极区域相接触。
19.根据权利要求18所述的三维存储器结构，其特征在于，所述栅极间隙的侧壁形成有隔离层，且所述导电材料层形成于所述隔离层表面。
20.根据权利要求11所述的三维存储器结构，其特征在于，所述三维存储器结构还包括形成于所述半导体衬底与所述堆叠结构之间的外延层，其中，所述沟道孔贯穿所述外延层，且所述外延层位于所述沟道层的外围并于所述沟道层的侧壁相接触。
21.根据权利要求11-20中任意一项所述的三维存储器结构，其特征在于，所述沟道孔包括N个上下连通设置的子沟道孔，所述堆叠结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子堆叠结构，各所述子堆叠结构与各所述子沟道孔一一对应，其中，N为大于等于2的整数。
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