CN111403409A - 三维nand存储器件结构及其制备方法 - Google Patents

Abstract

本发明提供一种三维NAND存储器件结构及其制备方法，该方法包括：在支撑基底上形成具有连通的沟道孔的第一及第二叠层结构；在沟道孔的表面上形成功能层、沟道层及填充电介质；形成栅极间隙；在栅极间隙中填充间隙绝缘层；去除支撑基底，并在第一叠层结构的背面形成第三叠层结构；刻蚀第三叠层结构，以形成第一刻蚀窗口，并基于第一刻蚀窗口去除第一沟道孔底部的功能层；在第一刻蚀窗口中填充沟道连接层。通过在沟道孔背面对应的位置上形成沟道连接层，避免了从沟道孔正面进行打孔工艺实现沟道连接层与沟道层的连接时，使上沟道孔与下沟道孔连接部位的功能层受损的风险；另外，形成沟道连接层的工艺复杂度低，易于控制且良率高。

Description

三维NAND存储器件结构及其制备方法

技术领域

本发明涉及存储器技术领域，特别是涉及一种三维NAND存储器件结构及其制备方法。

背景技术

计算机环境范例已经变化为任何时间以及任何地方都能够使用的无处不在的计算系统。归因于此事实，诸如移动电话、数字相机、以及笔记本电脑的便携式电子设备的使用已得到迅速的增张。这些便携式电子设备通常使用具有存储器件的存储系统，存储器件即数据储存器件。数据储存器件用作这些便携式电子设备中的主存储器件或辅助存储器件。从而，诸如存储系统的数字数据储存器的可靠性和性能是关键的。使用存储器件的这些数据储存器件提供极好的稳定性、耐用性、高信息存取速度、以及低功耗。具有这些优点数据储存器件的范例包括通用串行总线(USB)存储器件、具有各种接口的存储卡、以及固态驱动器(SSD)。

以上提到的数据储存器件可以包括各种闪存部件。两种主要类型的闪存部件以NAND和NOR逻辑门命名，其中NAND类型的闪存可以被以块(或页)进行写入和读取，块通常比整个器件小得多，从而其用于包括移动电话、数字相机、以及固态硬盘驱动器的宽广范围的应用中。NAND闪存的高储存密度，特别是在与NOR闪存相比时，在其市场渗透方面起大的作用。

随着半导体制造工艺的特征尺寸越来越小，NAND串拓扑当前已经得到了进一步的发展以实现更大的储存密度。该努力已经导致三维(3D)NAND闪存的发展，三维(3D)NAND闪存中，存储单元在交替的介质层/金属层的多个对中垂直堆叠在彼此之上，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱实现存储单元串的存放。随着3DNAND存储器件在一个堆叠体中增加(scale)更多的介质层/金属层以提高其容量，变得更难以使用单个蚀刻工艺来在3D存储器件中形成具有实质(substantial)深度的沟道孔。在沟道孔的纵横比增大时，沟道孔蚀刻指数地变慢，并且形成的沟道孔的工艺能力控制，包括无弓形、直的轮廓、关键尺寸(critical dimension，CD)一致性、最小翘曲等，也往往更具挑战性。

为了克服上述瓶颈，发展了双堆栈(dual-stack)或更多堆栈的高级三维NAND闪存架构。利用连接至彼此的交替的介质层/金属层的两个或多个堆栈，节点/对的数量可以显著增大到超出工艺能力的限制。

但采用上述多个堆栈形成沟道孔的工艺中，由于应力等因素的影响，上层堆栈的沟道孔与下层堆栈的沟道孔会存在光阻层的套刻偏差，在进行深孔SONO打孔，将沟道底部的SONO打开，形成衬底阱层(一般为P阱)和沟道层的电路回路时，会造成层与层连接处的上沟道孔下端的顶层结构(即ONO)受损，从而使得三维NAND存储器件结构的良率降低和可靠性失效。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维NAND存储器件结构及其制备方法，用于解决现有技术中采用多层堆栈的方式形成堆栈的沟道孔时，由于光阻层的套刻偏差会引起上层堆栈的沟道孔与下层堆栈的沟道孔的错位，该错位会造成在打开沟道孔底部的SONO时，使上层堆栈的沟道孔下端的顶层结构受损，从而造成三维NAND存储器件结构的良率降低和可靠性失效等的问题。

为实现上述目的及其他相关目的，本发明提供一种三维NAND存储器件结构的制备方法，所述制备方法至少包括：

在支撑基底上形成栅线牺牲层/电介质层对的第一叠层结构，并形成贯穿所述第一叠层结构的第一沟道孔，所述栅线牺牲层/电介质层对为栅线牺牲层与电介质层交替堆叠形成；

在所述第一叠层结构的正面形成所述栅线牺牲层/电介质层对的第二叠层结构，并形成贯穿所述第二叠层结构的第二沟道孔，且所述第一沟道孔与所述第二沟道孔连通；

在所述第一沟道孔及所述第二沟道孔的表面上形成功能层及沟道层，并使用沟道填充电介质填充所述第一沟道孔及所述第二沟道孔；

形成贯穿所述第一叠层结构及所述第二叠层结构的栅极间隙，基于所述栅极间隙将所述栅线牺牲层置换为栅极层，并在所述栅极间隙中填充间隙绝缘层；

去除所述支撑基底，并在所述第一叠层结构的背面形成电介质层-栅线牺牲层-电介质层-衬底层的第三叠层结构；

刻蚀所述第三叠层结构，以形成显露所述第一沟道孔底部的所述功能层的第一刻蚀窗口，并基于所述第一刻蚀窗口去除所述第一沟道孔底部的所述功能层；

在所述第一刻蚀窗口中填充沟道连接层，所述沟道连接层与所述沟道层连接。

可选地，所述第三叠层结构包括电介质层、栅线牺牲层、电介质层和衬底层。

可选地，所述电介质层、栅线牺牲层、电介质层和衬底层依次层叠。

可选地，所述制备方法还包括：

形成所述沟道连接层之后，刻蚀所述第三叠层结构，以于所述间隙绝缘层上形成第二刻蚀窗口；

基于所述第二刻蚀窗口，去除所述第三叠层结构中的所述栅线牺牲层，以在所述第三叠层结构中相邻的所述电介质层之间形成第一间隙；

在所述第一间隙表面形成栅极电介质层；

在所述第一间隙中填充栅极材料，以形成下选择晶体管的下选择栅极层；

采用绝缘材料填充所述第二刻蚀窗口，填充至与所述第三叠层结构中的所述衬底层的下表面齐平；

在剩余的所述第二刻蚀窗口中形成共源极导电层。

可选地，所述栅极电介质层包括氧化层及高K介质层，所述氧化层位于所述第一间隙的表面，所述高K介质层位于所述氧化层的表面；所述下选择栅极层包括氮化钛(TiN)层及钨(W)层，所述氮化钛(TiN)层位于所述高K介质层表面，所述钨(W)层位于所述氮化钛(TiN)层表面且填充满所述第一间隙。

可选地，在所述第一叠层结构的正面形成第二叠层结构之前还包括，在所述第一沟道孔的表面上形成阻隔层；及在所述第一沟道孔中形成牺牲层的步骤；形成所述第二沟道孔之后还包括去除所述牺牲层及所述阻隔层的步骤。

可选地，所述阻隔层的材料包括钨(W)或氮化钛(TiN)，所述牺牲层的材料包括多晶硅。

可选地，在所述第一沟道孔及所述第二沟道孔的表面上形成所述功能层及所述沟道层包括步骤：

在所述第一沟道孔及所述第二沟道孔的表面上形成阻挡层；

在所述阻挡层上形成电荷捕获层；

在所述电荷捕获层上形成隧穿层；

在所述隧穿层上形成所述沟道层。

可选地，基于所述栅极间隙将所述栅线牺牲层置换为所述栅极层包括步骤：

基于所述栅极间隙去除所述第一叠层结构及所述第二叠层结构中的所述栅线牺牲层，以在所述第一叠层结构及所述第二叠层结构中相邻两所述电介质层之间形成第二间隙；

在所述第二间隙中填充所述栅极层。

可选地，去除所述支撑基底之前还包括，在所述第二叠层结构的正面形成互连结构，以实现所述沟道层信号的传输。

可选地，所述沟道连接层的材料包括多晶硅，所述沟道层的材料包括多晶硅。

可选地，所述栅线牺牲层/电介质层对包括氮化物层/氧化物层对。

本发明还提供一种三维NAND存储器件结构，包括：

衬底层，具有相对的正面及背面；

依次层叠的第四叠层结构及第五叠层结构，位于所述衬底层的正面上，其中，所述第四叠层结构及所述第五叠层结构包括栅极层/电介质层对，所述栅极层包括存储晶体管的存储栅极层及上选择晶体管的上选择栅极层，所述栅极层/电介质层对由栅极层和电介质层交替堆叠形成；

沟道通孔，包括贯穿所述第四叠层结构及所述第五叠层结构的第一沟道孔及第二沟道孔，且所述第一沟道孔与所述第二沟道孔连通；

功能层，位于所述第一沟道孔及所述第二沟道孔的侧壁表面上；

沟道层，位于所述沟道通孔内，且位于所述功能层的表面；

沟道填充电介质，填充于所述沟道通孔中；

下选择晶体管，位于所述衬底层与所述第四叠层结构之间，包括下选择栅极层及栅极电介质层；

沟道连接层，贯穿所述衬底层并与所述沟道层连接，且所述下选择栅极层正对于所述沟道连接层，所述栅极电介质层位于所述下选择栅极层与所述沟道连接层之间。

可选地，还包括：

栅极间隙，贯穿所述第四叠层结构及第五叠层结构；

间隙绝缘层，填充于所述栅极间隙中；

共源极导电层，自所述衬底层的正面向其背面贯穿所述衬底，以使所述共源极导电层从所述衬底层的背面引出。

可选地，所述栅极电介质层包括氧化层及高K介质层；所述下选择栅极层包括氮化钛(TiN)层及钨(W)层。

可选地，所述功能层包括阻挡层、电荷捕获层及隧穿层。

可选地，所述第五叠层结构上设置有互连结构，以实现所述沟道层信号的传输。

如上所述，本发明的三维NAND存储器件结构及其制备方法，具有以下有益效果：

本发明在完成存储串的正面结构以后，通过在存储串的背面重新形成厚度相对很薄(相对于存储串的厚度)的叠层结构，并通过在沟道孔背面对应的位置上形成沟道连接层，以实现沟道连接层与沟道层的连接，避免了从沟道孔正面进行打孔工艺实现沟道连接层与沟道层的连接时，使上沟道孔与下沟道孔连接部位的功能层受损的风险；另外，沟道连接层的形成相对于现有技术中在深孔中形成SEG的工艺来说，工艺复杂度低，易于控制且良率高。

本发明在栅极间隙中填充间隙绝缘层再结合在栅极间隙上形成的共源极导电层可实现公共源极(简称ACS)从背面引出，有效避免了通过栅极间隙从正面引出ACS时与沟道孔桥接的风险以及避免了栅极间隙与字线之间、栅极间隙与沟道层之间的寄生电容。

附图说明

图1显示为现有技术中三维NAND存储器件在进行深孔功能层及牺牲层刻蚀工艺时的结构示意图。

图2显示为现有技术中三维NAND存储器件在进行深孔功能层及牺牲层刻蚀工艺时由于上层沟道孔与下层沟道孔产生错位的结构示意图。

图3显示为本发明的实施例一的三维NAND存储器件结构的制备方法的工艺流程图。

图4～图24显示为本发明的实施例一的三维NAND存储器件结构的制备方法各步骤所呈现的结构示意图。

图25显示为本发明的实施例二的三维NAND存储器件结构的结构示意图。

元件标号说明

100 支撑基底

101 第一叠层结构

102 第一沟道孔

103 第二叠层结构

104 第二沟道孔

105 栅线牺牲层

106 电介质层

107 功能层

108 阻挡层

109 电荷捕获层

110 遂穿层

111 沟道层

112 沟道填充介质

113 栅极间隙

114 栅极层

115 间隙绝缘层

116 第三叠层结构

117 电介质层

118 栅线牺牲层

119 衬底层

120 第一刻蚀窗口

121 沟道连接层

122 第二刻蚀窗口

123 第一间隙

124 栅极电介质层

125 下选择栅极层

126 共源极导电层

127 阻隔层

128 牺牲层

129 第二间隙

130 互连结构

131 半导体层

132 绝缘材料

200 衬底层

201 第四叠层结构

202 第五叠层结构

203 栅极层

204 电介质层

205 功能层

206 沟道层

207 沟道填充电介质

208 下选择栅极层

209 栅极电介质层

210 沟道连接层

211 间隙绝缘层

212 共源极导电层

213 互连结构

214 半导体层

300 下叠层结构

301 上叠层结构

302 功能层

303 牺牲多晶硅层

304 外延层

S1～S7 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，在三维NAND存储器的制造工艺中，会通过在存储串的沟道底部形成与沟道层电连接的外延层304控制底部选择栅极的阈值电压。该工艺过程一般是在刻蚀形成具有贯通的上沟道孔及下沟道孔的下叠层结构300及上叠层结构301后，在沟道孔的底部形成外延层304，一般该外延层304是通过使用诸如硅外延生长(SEG)工艺的选择性外延工艺形成的单晶硅层或多晶硅层；然后在沟道孔的侧壁及底部依次形成功能层302及牺牲层303；接着采用打孔工艺从上向下去除沟道底部上的外延层304的顶部表面上的功能层302及牺牲层303，这样，可以从功能层302暴露出外延层304，以与将在后面工艺中形成的沟道层连接。

但是，如图2所示，由于应力等因素的影响，导致在形成上沟道孔及下沟道孔时产生光阻的套刻偏差，使上沟道孔及下沟道孔之间产生位错，该位错会造成在采用打孔工艺从上向下去除沟道底部上的外延层304的顶部表面上的功能层302及牺牲层303时，使上沟道孔与下沟道孔连接部位的功能层受损，如图2中A处的功能层302被部分刻蚀或全部刻蚀，造成三维NAND存储器件结构的良率降低和可靠性失效等。

实施例一

如图3所示，为了解决上述问题，本实施例提供一种三维NAND存储器件结构的制备方法，包括以下步骤：

如图3、图4至图6所示，首先进行步骤S1，在支撑基底100上形成栅线牺牲层105/电介质层106对的第一叠层结构101(如图4所示)，并形成贯穿所述第一叠层结构101的第一沟道孔102(如图5所示)。

作为示例，所述栅线牺牲层105可以为氮化物层，例如氮化硅；所述电介质层106可以为氧化物层，例如，氧化硅。

所述第一叠层结构101可包括任何合适数量的栅线牺牲层105/电介质层106对。在一些实施例中，所述第一叠层结构101中的栅线牺牲层105/电介质层106对的总数量等于或大于64，栅线牺牲层105/电介质层106对中的栅线牺牲层105的厚度可以相同也可以不相同，同样的，电介质层106的厚度可以相同也可以不相同。

作为示例，可以采用光刻工艺形成所述第一沟道孔102，光刻工艺包括在第一叠层结构101上形成图形掩膜(未示出)，第一沟道孔102的图案由光刻胶限定并且然后可以通过形成第一沟道孔102的刻蚀工艺将第一沟道孔102的图案转移到以下的第一叠层结构101。

如图6所示，作为示例，形成所述第一沟道孔102之后，在所述第一沟道孔102的表面上形成阻隔层127。在本实施例中，阻隔层127的材料可以是氮化钛(TiN)或钨(W)，但是不限于此。阻隔层127也可以形成在第一叠层结构101的顶部表面，其将在后面工艺中用作自对准层，并且阻隔层127覆盖第一沟道孔102可以在后面工艺中提供保护。形成阻隔层127之后，形成牺牲层128以覆盖阻隔层127并填充第一沟道孔102。在本实施例中，牺牲层128的材料可以是具有高沉积速率以快速填充和密封第一沟道孔102并对金属(即，本实施例的阻隔层127)具有高的干法刻蚀选择性的任何材料，例如是硅、氧化硅、氮化硅、氮氧化硅。在一些实施例中，牺牲层128可以具有一个或更多空气间隙。

如图3及图7所示，然后进行步骤S2，在所述第一叠层结构101的正面形成所述栅线牺牲层105/电介质层106对的第二叠层结构103，并形成贯穿所述第二叠层结构103的第二沟道孔104，且所述第一沟道孔102与所述第二沟道孔104连通。

本实施例中，“正面”指的是所述栅线牺牲层105/电介质层106向上交替堆叠方向的顶面，相应地“背面”与所述“正面”的方向相对。

第二叠层结构103采用与第一叠层结构101相同的栅线牺牲层105/电介质层106对交替层叠，在此不做赘述，具体请参照第一叠层结构101的描述。

类似地，可以通过光刻工艺形成第二沟道孔104，执行光刻工艺包括在第二叠层结构103上形成图案掩膜，例如DARC、碳硬掩模、BARC和PR(未示出)。第二沟道孔104的图案由光刻胶限定并且然后可以被通过形成第二沟道孔104的刻蚀工艺转移至以下的第二叠层结构103。为了与第一沟道孔102连接，第二沟道孔104的限定的图案应当完全或至少部分交叠第一沟道孔102。

应当注意，形成第二沟道孔104的刻蚀工艺也将去除其下在阻隔层127上的牺牲层128。阻隔层127将在此工艺中用作自对准和刻蚀停止层，因为牺牲层128相对阻隔层127具有高的干法刻蚀选择性。由此方式，由阻隔层127覆盖的第一叠层结构的栅线牺牲层105/电介质层106对在刻蚀工艺中将不会受到损伤。而在形成第二沟道孔104及去除牺牲层128之后，能够将阻隔层127暴露出来，可方便的将阻隔层127去除。

如图3、图8及图9所示，然后进行步骤S3，在所述第一沟道孔102及所述第二沟道孔104的表面上形成功能层107及沟道层111，并使用沟道填充电介质112填充所述第一沟道孔102及所述第二沟道孔104。

如图9所示为图8中A处的局部放大图，显示出了功能层107的具体结构，功能层提供若干层结构以实现存储从沟道层注入的电荷数据的存储。本实施例中，功能层107包括阻挡层108、电荷捕获层109及隧穿层110。阻挡层108能够用于阻隔存储于电荷捕获层109中的电荷的外流并在电荷捕获层109与诸如第一和第二叠层结构之间提供电绝缘，阻挡层108可以是氧化硅层，也可以是包括高K的电介质层(例如，氧化铝)，也可是通过沉积工艺或通过使用以原位蒸汽生成(ISSG)工艺处理的氮化物层形成的单层或多层氧化物；电荷捕获层109能够用于存储电荷，电荷捕获层109中的电荷的存储或去除能够影响半导体沟道的导通和/或开/关状态，电荷捕获层109可通过沉积工艺形成，可以是氮化物层，也可以是SiN/SiON/SiN或甚至更多层的多层结构；遂穿层110能够用于通过对电荷(电子或空穴)的捕获和/或解捕获进行抑制来进行数据保持，可以是通过沉积工艺形成的氧化物层，也能够是SiO₂/SiON/SiO₂或甚至更多层的多层结构。

如图9所示，作为示例，在所述第一沟道孔102及所述第二沟道孔104的表面上形成所述功能层107及所述沟道层111包括步骤：

在所述第一沟道孔102及所述第二沟道孔104的表面上形成阻挡层108；

在所述阻挡层108上形成电荷捕获层109；

在所述电荷捕获层109上形成隧穿层110；

在所述隧穿层110上形成所述沟道层111。

所述沟道层111能够用于输运所需的电荷(电子或空穴)，沟道层111的材质包括但不限于p型掺杂的多晶硅。

如图8所示，作为示例，采用沟道填充电介质112填充所述第一沟道孔102及所述第二沟道孔104后，还包括在剩余的第二沟道孔104中填充半导体层131。

如图3、图10至图13所示，然后进行步骤S4，形成贯穿所述第一叠层结构101及所述第二叠层结构103的栅极间隙113(如图10所示)，基于所述栅极间隙113将所述栅线牺牲层105置换为栅极层114(如图11及图12所示)，并在所述栅极间隙113中填充间隙绝缘层115(如图13所示)。

作为示例，基于所述栅极间隙113将所述栅线牺牲层105置换为所述栅极层114包括步骤：

如图11所示，基于所述栅极间隙113去除所述第一叠层结构101及所述第二叠层结构103中的所述栅线牺牲层105，以在所述第一叠层结构及所述第二叠层结构中相邻两所述电介质层106之间形成第二间隙129；可以采用例如湿法腐蚀工艺去除所述栅线牺牲层105。

如图12所示，在所述第二间隙129中填充所述栅极层114。

作为示例，所述间隙绝缘层115可以是任意的绝缘材料，本实施例选择使所述间隙绝缘层115得材料与所述电介质层106的材料相同。

本步骤中在所述栅极间隙113中填充间隙绝缘层115再结合后续在栅极间隙113上形成的共源极导电层126可实现公共源极(简称ACS)从背面引出，有效避免了通过栅极间隙从正面引出ACS时与上选择晶体管的栅电极桥接的风险以及避免了栅极间隙与字线之间、栅极间隙与沟道层之间的寄生电容。

如图14所示，作为示例，填充所述间隙绝缘层115之后还包括，在所述第二叠层结构103的正面形成互连结构130，以实现所述沟道层111信号的传输。

如图3、图15及图16所示，然后进行步骤S5，去除所述支撑基底100，并在所述第一叠层结构101的背面形成第三叠层结构。本实施例中，第三叠层结构包括电介质层117-栅线牺牲层118-电介质层117-衬底层119的第三叠层结构116，较佳地，所述电介质层117、栅线牺牲层118、电介质层117和衬底层119依次层叠。在其他实施例中，第三叠层结构还可以为其他结构。

作为示例，所述第三叠层结构116中的电介质层117的材料与所述第一叠层结构101中的电介质层106的材料相同，所述第三叠层结构116中的栅线牺牲层118的材料与所述第一叠层结构101中的栅线牺牲层105的材料相同。

作为示例，所述衬底层119的材料可选择为多晶硅。

如图3、图17及图18所示，然后进行步骤S6，刻蚀所述第三叠层结构116，以形成显露所述第一沟道孔底部的所述功能层107的第一刻蚀窗口120(如图17所示)，并基于所述第一刻蚀窗口120去除所述第一沟道孔底部的所述功能层107(如图18所示)。

作为示例，可以采用光刻工艺形成所述第一刻蚀窗口120。由于所述第一刻蚀窗口120是形成于与所述第一沟道孔102对应的位置上，所以可以采用与形成所述第一沟道孔102相同的图案掩膜，降低制造成本。

如图3、图19所示，然后进行步骤S7，在所述第一刻蚀窗口120中填充沟道连接层121，所述沟道连接层121与所述沟道层111连接。

作为示例，所述沟道连接层121的材料选择为多晶硅。

本实施例在完成存储串的正面结构以后，通过在存储串的背面重新形成厚度相对很薄(相对于存储串的厚度)的叠层结构，并通过在沟道孔背面对应的位置上形成沟道连接层121，以实现沟道连接层与沟道层的连接，避免了从沟道孔正面进行打孔工艺实现沟道连接层与沟道层的连接时，使上沟道孔与下沟道孔连接部位的功能层受损的风险；另外，沟道连接层121的形成相对于现有技术中在深孔中形成SEG的工艺来说，工艺复杂度低，易于控制且良率高。

如图20至图24所示，填充所述沟道连接层121之后，还包括如下步骤：

如图20所示，刻蚀所述第三叠层结构116，以于所述间隙绝缘层115上形成第二刻蚀窗口122；

如图21所示，基于所述第二刻蚀窗口122，去除所述第三叠层结构116中的所述栅线牺牲层118，以在所述第三叠层结构116中相邻的所述电介质层117之间形成第一间隙123；

如图22所示，在所述第一间隙123表面形成栅极电介质层124；

如图22所示，在所述第一间隙123中填充栅极材料，以形成下选择晶体管的下选择栅极层125；

如图23所示，采用绝缘材料132填充所述第二刻蚀窗口122，填充至与所述第三叠层结构116中的所述衬底层119的下表面齐平；

如图24所示，在剩余的所述第二刻蚀窗口122中形成共源极导电层126。

通过以上工艺实现下选择晶体管的制备及共源极导电层126的制备。所述栅极间隙113中填充的间隙绝缘层115再结合在栅极间隙113上形成的共源极导电层126实现公共源极(简称ACS)的背面引出。

作为示例，所述栅极电介质层124包括氧化层及高K介质层，所述氧化层位于所述第一间隙的表面，所述高K介质层位于所述氧化层的表面；所述下选择栅极层125包括氮化钛(TiN)层及钨(W)层，所述氮化钛(TiN)层位于所述高K介质层表面，所述钨(W)层位于所述氮化钛(TiN)层表面且填充满所述第一间隙123。

实施例二

本实施例提供一种三维NAND存储器件结构，该器件结构可采用上述实施例一的制备方法制备，但不仅限于实施例一所述的制备方法，只要能形成本器件结构即可。该器件结构所能达到的有益效果请参见实施例一，以下不再赘述。

如图25所示，该结构包括：

衬底层200，具有相对的正面及背面；

依次层叠的第四叠层结构201及第五叠层结构202，位于所述衬底层200的正面上，其中，所述第四叠层结构201及所述第五叠层结构202包括栅极层203/电介质层204对，所述栅极层203包括存储晶体管的存储栅极层及上选择晶体管的上选择栅极层；

沟道通孔，包括贯穿所述第四叠层结构201及所述第五叠层结构202的第一沟道孔及第二沟道孔，且所述第一沟道孔与所述第二沟道孔连通；

功能层205，位于所述第一沟道孔及所述第二沟道孔的侧壁表面上；

沟道层206，位于所述沟道通孔内，且位于所述功能层205的表面；

沟道填充电介质207，填充于所述沟道通孔中；

下选择晶体管，位于所述衬底层200与所述第四叠层结构201之间，包括下选择栅极层208及栅极电介质层209；

沟道连接层210，贯穿所述衬底层200并与所述沟道层206连接，且所述下选择栅极层208正对于所述沟道连接层210，所述栅极电介质层209位于所述下选择栅极层208与所述沟道连接层210之间。

作为示例，所述三维NAND存储器件结构还包括：

栅极间隙，贯穿所述第四叠层结构201及第五叠层结构202；

间隙绝缘层211，填充于所述栅极间隙中；

共源极导电层212，自所述衬底层200的正面向其背面贯穿所述衬底层200，以使所述共源极导电层212从所述衬底层200的背面引出。

作为示例，所述栅极电介质层209包括氧化层及高K介质层；所述下选择栅极层208包括氮化钛(TiN)层及钨(W)层。

作为示例，所述功能层205包括阻挡层、电荷捕获层及隧穿层，具体可参见图9。

作为示例，所述第五叠层结构202上设置有互连结构213，以实现所述沟道层206信号的传输。

如上所述，本发明的三维NAND存储器件结构及其制备方法，具有以下有益效果：

本发明在完成存储串的正面结构以后，通过在存储串的背面重新形成厚度相对很薄(相对于存储串的厚度)的叠层结构，并通过在沟道孔背面对应的位置上形成沟道连接层，以实现沟道连接层与沟道层的连接，避免了从沟道孔正面进行打孔工艺实现沟道连接层与沟道层的连接时，使上沟道孔与下沟道孔连接部位的功能层受损的风险；另外，沟道连接层的形成相对于现有技术中在深孔中形成SEG的工艺来说，工艺复杂度低，易于控制且良率高。

本发明在栅极间隙中填充间隙绝缘层再结合在栅极间隙上形成的共源极导电层可实现公共源极(简称ACS)从背面引出，有效避免了通过栅极间隙从正面引出ACS时与沟道孔桥接的风险以及避免了栅极间隙与字线之间、栅极间隙与沟道层之间的寄生电容。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种三维NAND存储器件结构的制备方法，其特征在于，所述制备方法至少包括：

在支撑基底上形成栅线牺牲层/电介质层对的第一叠层结构，并形成贯穿所述第一叠层结构的第一沟道孔，所述栅线牺牲层/电介质层对为栅线牺牲层与电介质层交替堆叠形成；

在所述第一叠层结构的正面形成所述栅线牺牲层/电介质层对的第二叠层结构，并形成贯穿所述第二叠层结构的第二沟道孔，且所述第一沟道孔与所述第二沟道孔连通；

在所述第一沟道孔及所述第二沟道孔的表面上形成功能层及沟道层，并使用沟道填充电介质填充所述第一沟道孔及所述第二沟道孔；

形成贯穿所述第一叠层结构及所述第二叠层结构的栅极间隙，基于所述栅极间隙将所述栅线牺牲层置换为栅极层，并在所述栅极间隙中填充间隙绝缘层；

去除所述支撑基底，并在所述第一叠层结构的背面形成第三叠层结构；

刻蚀所述第三叠层结构，以形成显露所述第一沟道孔底部的所述功能层的第一刻蚀窗口，并基于所述第一刻蚀窗口去除所述第一沟道孔底部的所述功能层；

在所述第一刻蚀窗口中填充沟道连接层，所述沟道连接层与所述沟道层连接。

2.根据权利要求2所述的三维NAND存储器件结构的制备方法，其特征在于：所述第三叠层结构包括电介质层、栅线牺牲层、电介质层和衬底层。

3.根据权利要求1所述的三维NAND存储器件结构的制备方法，其特征在于，所述制备方法还包括：

形成所述沟道连接层之后，刻蚀所述第三叠层结构，以于所述间隙绝缘层上形成第二刻蚀窗口；

基于所述第二刻蚀窗口，去除所述第三叠层结构中的所述栅线牺牲层，以在所述第三叠层结构中相邻的所述电介质层之间形成第一间隙；

在所述第一间隙表面形成栅极电介质层；

在所述第一间隙中填充栅极材料，以形成下选择晶体管的下选择栅极层；

采用绝缘材料填充所述第二刻蚀窗口，填充至与所述第三叠层结构中的所述衬底层的下表面齐平；

在剩余的所述第二刻蚀窗口中形成共源极导电层。

4.根据权利要求3所述的三维NAND存储器件结构的制备方法，其特征在于：所述栅极电介质层包括氧化层及高K介质层，所述氧化层位于所述第一间隙的表面，所述高K介质层位于所述氧化层的表面；所述下选择栅极层包括氮化钛TiN层及钨W层，所述氮化钛TiN层位于所述高K介质层表面，所述钨W层位于所述氮化钛TiN层表面且填充满所述第一间隙。

5.根据权利要求1所述的三维NAND存储器件结构的制备方法，其特征在于：在所述第一叠层结构的正面形成第二叠层结构之前还包括，在所述第一沟道孔的表面上形成阻隔层；及在所述第一沟道孔中形成牺牲层的步骤；形成所述第二沟道孔之后还包括去除所述牺牲层及所述阻隔层的步骤。

6.根据权利要求5所述的三维NAND存储器件结构的制备方法，其特征在于：所述阻隔层的材料包括钨W或氮化钛TiN，所述牺牲层的材料包括多晶硅。

7.根据权利要求1所述的三维NAND存储器件结构的制备方法，其特征在于：在所述第一沟道孔及所述第二沟道孔的表面上形成所述功能层及所述沟道层包括步骤：

在所述第一沟道孔及所述第二沟道孔的表面上形成阻挡层；

在所述阻挡层上形成电荷捕获层；

在所述电荷捕获层上形成隧穿层；

在所述隧穿层上形成所述沟道层。

8.根据权利要求1所述的三维NAND存储器件结构的制备方法，其特征在于：基于所述栅极间隙将所述栅线牺牲层置换为所述栅极层包括步骤：

基于所述栅极间隙去除所述第一叠层结构及所述第二叠层结构中的所述栅线牺牲层，以在所述第一叠层结构及所述第二叠层结构中相邻两所述电介质层之间形成第二间隙；

在所述第二间隙中填充所述栅极层。

9.根据权利要求1所述的三维NAND存储器件结构的制备方法，其特征在于：去除所述支撑基底之前还包括，在所述第二叠层结构的正面形成互连结构，以实现所述沟道层信号的传输。

10.根据权利要求1所述的三维NAND存储器件结构的制备方法，其特征在于：所述沟道连接层的材料包括多晶硅，所述沟道层的材料包括多晶硅。

11.根据权利要求1所述的三维NAND存储器件结构的制备方法，其特征在于：所述栅线牺牲层/电介质层对包括氮化物层/氧化物层对。

12.一种三维NAND存储器件结构，其特征在于，包括：

衬底层，具有相对的正面及背面；

依次层叠的第四叠层结构及第五叠层结构，位于所述衬底层的正面上，其中，所述第四叠层结构及所述第五叠层结构包括栅极层/电介质层对，所述栅极层包括存储晶体管的存储栅极层及上选择晶体管的上选择栅极层，所述栅极层/电介质层对由栅极层和电介质层交替堆叠形成；

沟道通孔，包括贯穿所述第四叠层结构及所述第五叠层结构的第一沟道孔及第二沟道孔，且所述第一沟道孔与所述第二沟道孔连通；

功能层，位于所述第一沟道孔及所述第二沟道孔的侧壁表面上；

沟道层，位于所述沟道通孔内，且位于所述功能层的表面；

沟道填充电介质，填充于所述沟道通孔中；

下选择晶体管，位于所述衬底层与所述第四叠层结构之间，包括下选择栅极层及栅极电介质层；

沟道连接层，贯穿所述衬底层并与所述沟道层连接，且所述下选择栅极层正对于所述沟道连接层，所述栅极电介质层位于所述下选择栅极层与所述沟道连接层之间。

13.根据权利要求12所述的三维NAND存储器件结构，其特征在于，还包括：

栅极间隙，贯穿所述第四叠层结构及第五叠层结构；

间隙绝缘层，填充于所述栅极间隙中；

共源极导电层，自所述衬底层的正面向其背面贯穿所述衬底，以使所述共源极导电层从所述衬底层的背面引出。

14.根据权利要求12所述的三维NAND存储器件结构，其特征在于：所述栅极电介质层包括氧化层及高K介质层；所述下选择栅极层包括氮化钛TiN层及钨W层。

15.根据权利要求12所述的三维NAND存储器件结构，其特征在于：所述功能层包括阻挡层、电荷捕获层及隧穿层。

16.根据权利要求12所述的三维NAND存储器件结构，其特征在于：所述第五叠层结构上设置有互连结构，以实现所述沟道层信号的传输。

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