CN107958895B - 三维电容及其制造方法 - Google Patents

Abstract

集成电路包含3D存储器区块与3D电容区块。3D电容包括多个绝缘条与多个导电条相交错的多个堆叠，一第一终端连接至这些堆叠中一个或多个堆叠中的连续阶层中的导电条，以这些导电条作为3D电容的第一极板。第二终端绝缘于第一终端所连接的导电条，或连接至另一或其它堆叠中的连续阶层中的导电条，或连接至多个柱体。并未有插入的导电条设置在连续阶层中的导电条之间。

Description

三维电容及其制造方法

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种其中包括三维(3D)电容的3D阵列存储器装置。

背景技术

集成电路中装置的临界尺寸微缩化至共享存储单元技术的极限，设计者寻求堆叠多阶层的存储单元的技术以达到更大的储存容量与更低的每位成本。因此，发展多种三维结构，例如垂直信道与垂直栅极NAND存储器。电容可用以帮助降低电压变化，并可用以帮助在正常操作期间或由于非预期的电源失效保存数据在例如SRAM、DRAM与闪存中。在程序化与抹除操作中，系使用电荷泵提供偏压至字符线/位线，以提升高压阶层处的电压，其需高电容。然而，提供大电容值的一般电容会占大面积的预定着陆区(footprint)，而这会影响存储装置的扩充性。

因此期望提供包括稳定的大电容值、所占面积小、且不会提高制造成本的电容。

发明内容

所述3D电容包括多个导电条与多个绝缘条相交错的多个堆叠、第一终端与第二终端。第一终端连接至这些堆叠中第一组间隔堆叠中连续阶层(consecutive levels)中的多个导电条。第二终端连接至这些堆叠中第二组间隔堆叠中连续阶层中的多个导电条。第一组间隔堆叠中的堆叠指叉(interdigitated)于第二组间隔堆叠中的堆叠。第一组间隔堆叠中的连续阶层中的导电条电性且被动地连接在一起，并作用为3D电容的第一极板，且第二组间隔堆叠中的连续阶层中的导电条电性且被动地连接在一起，并作用为3D电容的第二极板。第一组间隔堆叠中的连续阶层中的导电条之间并未设置插入的导电条。类似地，第二组间隔堆叠中的连续阶层中的导电条之间并未设置插入的导电条。

所述3D电容包括导电条与绝缘条交错的一个或多个堆叠、多个柱体、第一终端与第二终端。多个柱体分别包含垂直导电膜与第一绝缘体。第一终端连接至一个或多个堆叠中的导电条。第二终端连接至多个柱体中的垂直导电膜。一个或多个堆叠中的导电条电性且被动地连接在一起，并作用为3D电容的第一极板，且多个柱体中的垂直导电膜电性且被动地连接在一起，并作用为3D电容的第二极板。

一概念中，多个柱体可设置在一个或多个堆叠的侧壁上。

另一概念中，多个柱体可设置穿过一个堆叠中的导电条。此外，多个柱体可具有错开或蜂巢状的配置。

又另一概念中，于此所述的3D电容可有效地压抑可变的寄生电容，并能耐住大于30V的电压。

于此也提供制造所述3D电容的制造方法。一种制造3D电容的方法包含形成导电条与绝缘条相交错的多个堆叠；形成第一终端连接至多个堆叠中的第一组间隔堆叠中的连续阶层中的导电条；及形成第一终端连接至多个堆叠中的第二组间隔堆叠中的连续阶层中的导电条；其中第一组间隔堆叠中的堆叠指叉于第二组间隔堆叠中的堆叠。

3D电容的一种制造方法包含形成导电条与绝缘条相交错的一个或多个堆叠；形成多个柱体，分别包含垂直导电膜与第一绝缘体；形成第一终端连接至一个或多个堆叠中的导电条；及形成第二终端连接至多个柱体中的垂直导电膜。

附图说明

图1绘示现有技术的电荷泵(charge pump)的简单示意图。

图2绘示现有技术的具有寄生电容的一般MOS电容。

图3包括所述3D存储器区块与电容的3D NAND存储装置100的区块图。

图4绘示3D存储器区块的立体图。

图5至5A绘示根据第一实施例的3D电容的立体图。

图6至图6A绘示根据第二实施例的3D电容的立体图。

图7至图7A绘示根据第三实施例的3D电容的立体图。

图8是使用所述3D电容的电荷泵的简单示意图。

图9至图17绘示3D存储器区块的制造流程期间的结构的立体图。

图18至图21是伴随发生在3D存储器区块工艺中，第一实施例中的3D电容制造步骤期间的额外结构立体图。

图22至图25是伴随发生在3D存储器区块工艺中，第二实施例中的3D电容制造步骤期间的额外结构立体图。

图26绘示第二实施例中的3D电容的变化例。

图27至图31是伴随发生在3D存储器区块工艺中，第三实施例中的3D电容制造步骤期间的额外结构立体图。

图32绘示第三实施例中的3D电容的变化例。

图33包含所述3D存储器区块与3D电容的集成电路的方块图。

附图标记说明

69：第一绝缘体

80、80a、80b：导电膜

100：存储装置

901：集成电路

905：输入/输出数据

910：控制器

920：偏压配置、3D电荷泵区块

930：地址

940：SSL/GSL列译码器

945：SSL/GSL线

950：偶数/奇数阶层译码器

955：偶数/奇数字符线

960：3D存储器区块与3D电容区块

965：总体位线

970：总体位线行译码器

975：第一数据线

980：感测放大器/程序化缓冲

985：第二数据线

990：多阶层数据缓冲

991：输入/输出电路

993：数据路径

1101：绝缘层

1105-E、1105-O、1106-E、1106-O：导电条

1102、1103、1104、1105、1106、1107：导电条

1108、1121、1122、1123、1124、1125：绝缘条

1110、1111、1112、1113：堆叠

1130：阻挡层

1131：电荷捕捉层

1132：穿隧层

1140：半导体膜

1140C：导电膜

1140-O、1140-E：半导体膜的部分

1141：堆叠之间的区域

1160：填充结构

1161：孔洞

2000、2001、2002、2003、2004、2005：绝缘结构

2011-O：奇数堆叠

2011-E：偶数堆叠

2020、2021、2022、2023、2024、2025、2026、2027：内层连接体

2030、2031、2034：参考线

2032、2033、2035、2036、2037：阶层间连接体

2041、2042、2043、2045、2046、2047：延伸部

2060、2061、2062：位线

2069：电路路径

2070、2071、2073、2074、2075、2077、2078、2079：半导体膜的部分

3000、3001、3002：沟槽

3010：第二绝缘体

3011：孔洞

3012、3013：着陆垫区域

3014：右侧的接触区域

3015：右侧的接触区域

3016：偶数堆叠

3017：奇数堆叠

3020、3021、3022、3023、3024、3025：接触插塞

3026：中间连接体

3030、3031：内层连接体

3032、3033：阶层间连接体

3060：填充结构

3101、3102、3103：开口

3104、3105、3106：开口中的区域

3111、3113、3115、3117：奇数堆叠

3112、3114、3116：偶数堆叠

3160：填充结构

3DCAP1、3DCAP2、3DCAP3、3DCAP4：3D电容

AG：辅助栅极

C1、C2、C3、C4：电容

CAP 0、CAP 13D：电容

CLK1、CLK2：频率

Cdep：寄生电容

Cox：电容

D：第一极板与第二极板之间的距离

D1、D2、D3、D4：二极管

D_ONO：第一极板与第二极板之间的距离

GATE：栅极

GSL：接地选择线

L：导电条的长度

N+：N+掺杂的源极/漏极

N-WELL：N型井

P-SUB：P型基底

R：半径

SSL：串行选择线

Vin：输入电压

Vout：输出电压

WL：字符线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

以下参照图3至图33详细说明实施例。

图1绘示电荷泵的简单示意图。电荷泵用以将较低的输入电压Vin提升至较高的输出电压Vout。如在示意图中所绘示，电荷泵利用二极管D1-D4以控制至使用相反频率CLK1、CLK2的电容C1-C4的电压连接。在未考虑漏电流或其它因素的理想情况下，当频率CLK1为低时，二极管D1将把电容C1充电至Vin。当频率CLK1为高时，电容C1的第一终端推高至2Vin。然后二极管D1被关闭，且二极管D2开启，且电容C2开始充电至2Vin。在下一次频率循环上，频率CLK1再次为低，且此次频率CLK2为高而推高电容C2的第一终端至3Vin。二极管D2关闭且二极管D3开启，而充电电容C3至4Vin。如此重复下，此四阶段电荷泵的输出电压Vout将充电至5Vin。图1是电荷泵的简单示意图，可应用其它电荷泵，如在此完全提出并入此说明书中做参考的美国专利号US 6,366,519 B1，其专利名称为REGULATED REFERENCE VOLTAGECIRCUIT FOR FLASH MEMORY DEVICE AND OTHER INTEGRATED CIRCUIT APPLICATIONS，发明人Hung et al。

图2绘示MOS电容，其通常使用在电荷泵中，具有在P型基底(P-SUB)中的N型井(N-WELL)与N+掺杂的源极/漏极。为了具有大的电容(capacitance)Cox，MOS电容需要大面积的极板，例如栅极(GATE)与N型井。MOS电容必然包含由N型井及P型基底引起的寄生电容Cdep。寄生电容Cdep改变提高供应至N型井的电压，其转而造成高功耗并导致不稳定且易变的电容。

图3是3D NAND存储装置100的简单区块图，其包括形成在相同基底上的3D存储器区块(例如区块0至区块3)及3D电容(例如CAP 0至CAP 1)。3D电容可使用于电荷泵中以供给存储装置100的读取、抹除及程序化操作所需的偏压。3D电容也可应用于其它电路中，例如备用电源。3D NAND存储器区块与3D电容都具有多个堆叠，且包括许多共享的沉积与蚀刻步骤的工艺几乎兼容，因此复杂度及成本并未明显提高。

图4是应用在NAND存储装置中的3D存储器区块的立体图。存储器区块包括导电条1102、1103、1104、1105、1106及1107与绝缘条1121、1122、1123、1124及1125交错的多个堆叠。导电条1103、1104、1105及1106作用为字符线(WL)，且导电条1102作用为辅助栅极(assist gate；AG)。偶数堆叠中的导电条1107作用为接地选择线(GSL)晶体管的栅极。类似地，奇数堆叠中的导电条1107作用为串行选择线(SSL)晶体管的栅极。柱体包含设置在邻近的导电条的堆叠之间的垂直半导体/导电膜(例如80a、80b)与第一绝缘体69。第一绝缘体69作用为包括阻挡层1130、电荷捕捉层1131与穿隧层1132的数据储存结构，阻挡层1130例如氧化硅，电荷捕捉层1131例如氮化硅，穿隧层1132例如氧化硅。多个串连的存储单元位于柱体与导电条(WL)1103-1106之间的交点处。

参考线结构及位线结构设置在堆叠上方。参考线结构，例如第一图案化导电层中参考线2031、2034的区段，可配置在导电条的偶数堆叠中的接地选择线(GSL)上方，并在接触SL处连接至主动柱体。位线结构，例如第二图案化导电层中的位线2060、2061、2062的区段，可正交地配置在导电条的偶数与奇数堆叠的上方，并在接触BL处通过阶层间连接体(inter-level connector)2035、2036、2037连接至柱体。

不同阶层的导电条(例如1102、1103、1104、1105、1106及1107)通过着陆垫区域处的阶梯接触结构(未显示)分别连接至堆叠上方的第一图案化导体层中的对应金属线。因此，相同堆叠中不同阶层的导电条未连接在一起。

图5是根据第一实施例的3D电容的立体图。于此3D电容包括导电条1102、1103、1104、1105、1106及1107交错于绝缘条1121、1122、1123、1124及1125的多个堆叠。3D电容的第一终端是连接至这些堆叠中该第一组间隔堆叠(例如偶数堆叠)中的这些堆叠中连续阶层(consecutive levels)的导电条，以此，第一组间隔堆叠中的导电条电性且被动地(conductively and passively)连接在一起，并作用为3D电容的第一极板。3D电容的第二终端连接至这些堆叠中该第二组间隔堆叠(例如奇数堆叠)中的这些堆叠中的连续阶层的导电条，以此，第二组间隔堆叠中的导电条电性且被动地连接在一起，并作用为3D电容的第二极板。第一终端绝缘于第二终端。第一组间隔堆叠中的堆叠指叉(interdigitated)于第二组间隔堆叠中的堆叠。第二终端未连接至第一组间隔堆叠中的导电条。

此例子中，连接至第一终端的导电条包括从最底阶层至最高阶层的所有导电条，在其中、之间并未有连接至第二终端的任何插入的导电条。类似地，连接至第二终端的导电条包括从最底阶层至最高阶层的所有导电条，在其中、之间并未有连接至第一终端的任何插入的导电条。其它例子中，导电条可包括中间阶层的导电条，例如连续阶层的导电条1103至导电条1106，或连续阶层的导电条1104至导电条1106，其中、之间并没有任何插入的导电条。又其它例子中，导电条可包括在相同堆叠中的任何阶层的导电条，而非连续阶层的导电条。

图5A绘示图5的3D电容的放大图。在此示范例中，第一绝缘体69形成在导电条1105-E、1106-E的右侧与导电条1105-O、1106-O的左侧之间的相反侧上。第二绝缘体3010设置在相反侧上的第一绝缘体69之间。导电条1105-E与1106-E连接至3D电容的第一终端，并作用为3D电容的第一极板。导电条1105-E与1106-E之间并没有连接至第二终端的插入的导电条。导电条1105-O与1106-O连接至3D电容的第二终端，并作用为3D电容的第二极板。导电条1105-O与1106-O之间并没有连接至第一终端的插入的导电条。3D电容的介电质包括相反侧上的第一绝缘体69与其中、之间的第二绝缘体3010。因此，电容C1形成在导电条1106-E与1106-O之间。类似地，电容C2形成在导电条1105-E及1105-O之间。假设导电条的总厚度为Hμm，导电条的长度为L μm，第一极板与第二极板之间的距离为D，且单元的数目为N，那么总电容可以C＝ε₀×ε×H×L×N/D大致估计，其中ε₀为真空中的介电常数，且ε为第一绝缘体与第二绝缘体的介电常数。

图6是根据第二实施例的3D电容的立体图。大部份在图5中使用的参考符号应用在以下图标中，且不再叙述。图6的电容与图5的电容的差异在于3D电容的第一终端连接至一或更多个堆叠中每个堆叠中的导电条，且3D电容的第二终端连接至该一或更多个堆叠中堆叠的侧壁上的多个柱体。在此示范例中，3D电容包括与多个绝缘条交错的多个导电条的多个堆叠，且这些柱体分别包含垂直导电膜(例如80a、80b)与第一绝缘体69。导电膜1140C在多个堆叠中的堆叠的顶部与侧壁上的第一绝缘体69的上方。多个堆叠中的导电条电性且被动地一起连接至3D电容的第一终端，并作用为3D电容的第一极板。第一终端绝缘于第二终端。邻近堆叠之间的这些柱体中的垂直导电膜(例如80a、80b)电性且被动地连接在一起，并作用为电容的第二极板。第一绝缘体69作用为3D电容的介电质。填充结构3060设置在邻近堆叠之间的柱体之中，其中可能形成孔洞。

此例子中，连接至第一终端的堆叠中连续阶层的导电条包括从最底阶层至最高阶层的导电条，在其中、之间并未有连接至第二终端的任何插入的导电条。其它例子中，连接至第一终端的导电条可包括中间阶层的导电条，例如从导电条1103至导电条1106，在其中、之间并未有连接至第二终端的任何插入的导电条。又其它例子中，连接至第一终端的导电条可包括相同堆叠中任何阶层的导电条，而非连续阶层的导电条。

图6A绘示图6的3D电容的放大图。在此示范例中，第一绝缘体69形成在导电条1105-E、1106-E的右侧与导电条1105-O、1106-O的左侧之间的相反侧上。垂直导电膜(例如80a、80b)在形成在邻近堆叠之间相反侧上的第一绝缘体69上方。填充结构3060设置在多个堆叠中的堆叠的相反侧上的垂直导电膜(例如80a、80b)之间。导电条1105-E、1106-E、1105-O与1106-O电性且被动地连接至3D电容的第一终端，并作用为3D电容的第一极板。导电条1105-E与1106-E之间，与导电条1105-O与1106-O之间，并没有设置插入的导电条。垂直导电膜80a与80b电性且被动地连接至3D电容的第二终端，并作用为3D电容的第二极板。第一绝缘体作用为3D电容的介电质。因此电容C1-C4分别形成在垂直导电膜80a、80b与导电条1106-E、1105-E、1106-O与1106-O之间。假设导电条的总厚度为H μm，导电条的长度为Lμm，第一极板与第二极板之间的距离为D_ONO，且单元的数目为N，那么总电容可以C＝ε₀×ε×2(H×L)×N/D_ONO大致估计，其中ε₀为真空中的介电常数，且ε为第一绝缘体(ONO)的介电常数。相较于图5的电容，图6的电容包含至少两倍电容。

图7是根据第三实施例的3D电容的立体图。图7的电容与图6的电容之间的差异在于，多个柱体设置穿过导电条，且多个柱体具有错开或蜂巢状的配置。所述3D电容包括与多个绝缘条交错的多个导电条的一或更多个堆叠，且多个柱体分别包含垂直导电膜与第一绝缘体69。3D电容的第一终端连接至一或更多个堆叠中的导电条，以此导电条电性且被动地连接在一起，并作用为3D电容的第一极板。3D电容的第二终端连接至多个柱体中的垂直导电膜，以此垂直导电膜电性且被动地连接在一起，并作用为3D电容的第二极板。第一终端绝缘于第二终端。填充结构3160设置在多个柱体中各个之中。

柱体的数目与位置可视需求应用，可且不同于图6及图7所述。为求简洁，图7中仅绘示多个堆叠中的一个堆叠。

此例子中，连接至第一终端的一或更多个堆叠中连续阶层的导电条包括从最底阶层至最高阶层的导电条，在其中、之间并未有连接至第二终端的任何插入的导电条。其它例子中，连接至第一终端的导电条可包括中间阶层的导电条，例如从导电条1103至导电条1106，在其中、之间并未有连接至第二终端的任何插入的导电条。又其它例子中，连接至第一终端的导电条可包括相同堆叠中任何阶层的导电条，而非连续阶层的导电条。

图7A绘示图7的3D电容的放大图。此例子中，柱体的剖面具有半径R的圆形。导电条1105、1106电性且被动地一起连接至3D电容的第一终端，并作用为3D电容的第一极板。导电条1105、1106之间并没有设置连接至第一终端的插入的导电条。垂直导电膜80电性且被动地连接至3D电容的第二终端，并作用为3D电容的第二极板。第一绝缘体作用为3D电容的介电质。因此，电容C1形成在导电条1106与垂直导电膜80之间。类似地，电容C2形成在导电条1105与导电膜80之间。假设导电条的总厚度为H μm，柱体的半径为R μm，且柱体的数目为N，那么总电容可以C＝ε₀×ε×(H×2πR)×N大致估计，其中ε₀为真空中的介电常数，且ε为第一绝缘体(ONO)的介电常数。其它例子中，柱体可为其它形状，例如方形及椭圆形，且柱体可具有其它配置。

图8绘示使用所述3D电容的电荷泵的简单示意图。此例子中，四阶段(four-stage)电荷泵包含3D电容3DCAP1、3DCAP2、3DCAP3及3DCAP4。其它例子中，电荷泵使用一个3D电容，并放置其在输出端处，以提供提升的电压。如所述，3D电容的第一终端连接至电荷泵的第一节点，且3D电容的第二终端连接至电荷泵的第二节点。

A.3D存储器区块

图9至图17绘示3D存储器区块的制造流程的例子。

图9绘示工艺在蚀刻多个层，并停在绝缘层1101，以定义堆叠之后的步骤。为了形成图9中所示的结构，多个与绝缘层交错的导电层沉积在基底(未显示)上的绝缘层1101上方。在形成所述多个层之后，进行图案化蚀刻以形成与绝缘条1121、1122、1123、1124、1125及1108交错的导电条1102、1103、1104、1105、1106及1107的多个堆叠1110、1111、1112及1113。

导电层可使用n型或p型重掺杂的多晶硅或磊晶单晶硅的相同的导电材料形成。此例子中，可用以提供拉伸应力的最顶层的氮化硅层沉积在所述多个层上方。当它们被蚀刻为高深宽比且窄的线时，此层可提升堆叠的均一性并减缓弯折。绝缘材料层可包括以各种现有方法沉积的氧化硅。绝缘材料层也可包括其它绝缘材料，及绝缘材料的组合。此例子中，除了顶层，所有的绝缘层以相同的材料构成，例如氧化硅。其它例子中，为符合特定的设计目的，不同层可使用不同的材料。

又其它例子中，作用辅助栅极的导电条1102可使用主动柱体下方的基底中掺杂的区域，或使用其它的技术。

堆叠包含至少作用辅助栅极(AG)的底阶层的导电条、作用为字符线(WL)的多个中间阶层的导电条、及作用SSL/GLS晶体管的栅极的顶阶层的导电条。堆叠的多个中间阶层可包含N阶层，范围从0至N-1。

图10绘示绘示工艺在形成第一绝缘体69于多个堆叠的顶部与侧壁上方及上，使得第一绝缘体69接触多个堆叠中之导电条的侧壁之后的步骤。作用存储器区块的数据储存结构的第一绝缘体69包括穿隧层1132、电荷捕捉层1131及阻挡层1130。

穿隧层1132可包括例如使用LPCVD所形成的氧化硅，厚度约至例如可使用其它穿隧材料及结构，例如复合的穿隧结构。复合穿隧结构包括厚度小于2nm的二氧化硅层、厚度小于3nm的氮化硅层、及厚度小于4nm的二氧化硅层。一实施例中，复合穿隧结构由超薄氧化硅层O1(例如≤)、超薄氮化硅层N1(例如≤)及超薄氧化硅层O2(例如≤)构成，其造成在离与半导体主体的界面或更近的偏移处的价电带能阶提高约2.6eV。通过O₂区域拥有较低价电带能阶(较高电洞穿隧阻障率)及较高传导带能阶的特性，可于离界面的第二偏移处(例如约至)将N1层与自电荷捕捉层隔离。在第二位置至有效消减电洞穿隧阻障的阶层之后。由于第二位置在离界面较大的距离处，足以引发电洞穿隧的电场提高价电带能阶。因此，当低电场操作时其特殊穿隧介电质仍拥有防止漏损的能力，因O₂层并不影响电场辅助的电洞穿隧。这些层可例如使用低压化学气相沉积法(LPCVD)共形地沉积。

电荷捕捉层1131可包括例如使用LPCVD形成的氮化硅，厚度约至例如约可使用其它电荷捕捉材料及结构，例如包含氮氧化物硅(Si_xO_yN_z)、富硅氮化物、富硅氧化物、包含埋入的纳米粒子的捕捉层等等。

阻挡层1130可包括以LPCVD或其它通过湿式炉管氧化工艺从氮化物湿式转化形成的氧化硅，厚度约至例如约其它阻挡介电质可包含高介电常数(high-κ)材料，例如的氧化铝。

用以形成多层数据储存结构的沉积技术可以一般的LPCVD工艺实施。另一方面，原子层沉积(ALD)或其它合适的机台可用于这些膜。SSL及GSL层的区域中的栅极介电层可具有不同于数据储存结构的组成。

所述数据储存结构可知为氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)、硅-氧化物-氮化物-硅化物-硅(SONOS)、能隙工程的硅-氧化物-氮化物-氧化物-硅(BE-SONOS)、氮化钽-氧化铝-氮化硅-氧化硅-硅(TANOS)及金属-high-k能隙工程的硅-氧化物-氮化物-氧化物-硅(MA BE-SONOS)。

图11绘示工艺在形成半导体膜1140于堆叠上的第一绝缘体69上方且具有与第一绝缘体69共形的表面之后的步骤。半导体膜1140可具有约10纳米或更小的厚度。如所绘示的，在堆叠之间的区域(例如1141)中，半导体膜1140延伸至堆叠之间的区域(例如1141)底部，并在第一绝缘体69上方。氧化薄层(未显示)可通过半导体膜1140的短氧化形成。半导体膜1140包括由材料与掺杂浓度的选择所采用的半导体，材料例如硅，掺杂浓度例如未掺杂的或轻掺杂的。在存储器区块中，至少在多个堆叠中的邻近堆叠之间的区域中的半导体膜1140作用为存储单元的信道区域。

图12绘示工艺在进行以绝缘材料填充半导体膜1140的内侧表面上的堆叠之间的区域(例如图10的1141)的步骤之后的步骤。当实施填充步骤时，突悬物可能形成在半导体膜1140的内侧表面的顶部上。当两个邻近的突悬物非常靠近或连接在一起时，可能会形成孔洞或孔隙1161，使得堆叠之间的区域无法完全被绝缘材料填充。在填充步骤之后，可进行回蚀刻或平坦化步骤例如化学机械研磨以露出半导体膜1140的顶表面。在所绘示的例子中，填充结构1160包含在中间与底阶层处邻近导电条的区域中的孔洞(例如1161)，并包含在顶阶层处邻近导电条的区域中的填充部分。孔洞1161封住气体，例如来自形成期间腔室中的气氛的气体，其在本说明中可被称为“空气(air)”。

其它例子中，绝缘材料可完全填满区域，使得堆叠之间的填充结构1160被固质绝缘体所填充，例如氧化硅、low-κ介电材料或其它合适的绝缘体。

在又其它例子中，孔洞可能延伸至堆叠之间区域的顶部。

包含孔洞或固质绝缘体的填充结构1160可降低主动柱体中半导体膜1140的相反侧壁之间的电容耦合。

图13绘示工艺在进行柱体削减蚀刻之后的步骤，柱体削减蚀刻包含在多个堆叠中的堆叠之间蚀刻出开口，以形成多个绝缘结构2000、2001、2002、2003、2004及2005。在此例子中，开口延伸以露出绝缘层1101。柱体削减蚀刻的结果形成垂直信道结构，其设置在偶数堆叠(例如2011-E)与奇数堆叠(例如2011-O)之间。此例子中，绝缘结构2002设置在堆叠2011-E与堆叠2011-O之间。垂直信道结构包括偶数与奇数的具有外侧表面与内侧表面的垂直半导体膜。外侧表面设置在数据储存结构上并接触数据储存结构，数据储存结构在形成存储单元的3D阵列的偶数与奇数堆叠的侧壁上。内侧表面与绝缘结构(例如2000、2001、2002、2003、2004及2005)交错，此例子中绝缘结构包含绝缘材料及孔洞。垂直信道结构的垂直半导体膜可具有10nm或更薄的厚度。

如在图12中所绘示，垂直信道结构布局成蜂巢状配置，使得垂直信道结构的各列(row)在列方向上偏移自邻近的列。此蜂巢状配置有利于以更紧密的间距形成上方的位线。绝缘填充物(未显示)供应至垂直信道结构之间的开口中。

在柱体削减蚀刻之后，半导体膜1140连续在堆叠的顶部的上方，并连接至垂直半导体膜，用作柱体的垂直信道结构。在图13中，半导体膜1140的部分1140-O在奇数堆叠2011-O上方，且连续沿着堆叠2011-O顶部。半导体膜1140的部分1140-O连接绝缘结构2002左侧上的垂直信道结构、绝缘结构2000右侧上的垂直信道结构、及绝缘结构2001右侧上的垂直信道结构。半导体膜1140的部分1140-E在偶数堆叠2011-E上方，且连续沿着堆叠2011-E的顶部。在此示范例中，半导体膜1140的部分1140-E连接绝缘结构2002右侧上的垂直信道结构、绝缘结构2003左侧上的垂直信道结构、及绝缘结构2004左侧上的垂直信道结构。

图14绘示工艺在进行图案化蚀刻以将堆叠的顶部上剩余的半导体膜1140分开成多个部分以达到形成阵列连接的目的之后的步骤。在图案化蚀刻之后，半导体膜1140分割成偶数堆叠上方的部分2070及2071，与奇数堆叠上方的部分2073、2074、2075、2077、2078及2079。部分2070及2071将NAND串行的共享源极侧上的柱体连接在一起，并提供内层连接体的着陆区域以连接至共享源极线。部分2073、2074、2075、2077、2078及2079分开，并提供形成至位线的独立连接的内层连接体的着陆区域。

图15绘示形成内层连接体2020、2021、2022、2023、2024、2025、2026、2027的阵列穿过内层介电质(未显示)并着陆在对应的部分2073、2074、2075、2077、2078及2079上后的结构。工艺可包含形成内层介电质的层，例如在阵列顶部上的氧化硅，厚度可例如约100nm至500nm，然后形成通孔穿过内层介电质并露出部分2073、2074、2075、2077、2078及2079的着陆区域。沉积与半导体膜相容的导电材料以填充通孔，以此形成内层连接体。内层连接体可包括多晶硅插塞。内层连接体2020与2024提供电性连接至部分2070与2071，部分2070与2071连续于柱体的GSL侧上的垂直信道结构。内层连接体2021、2022、2023、2025、2026及2027分别提供电性连接至部分2073、2074、2075、2077、2078及2079，部分2073、2074、2075、2077、2078及2079是柱体的SSL侧上的部分。

图16绘示在形成包含参考线(例如2030、2034)与阶层间连接体(例如2031、2032、2033、2035、2036及2037)的第一图案化导体层之后的结构。参考线2034电性接触内层连接体2024与设置在相同堆叠上方的其它内层连接体(未显示)，并连接至NAND串行的GSL侧上的垂直信道结构。如此，参考线2034作用为局部共享源极线，并提供至总体共享源极线的连接。

所述参考线可为参考线的区段，且参考线的区段与阶层间连接体在制造期间可为先沉积的金属层所形成。

此例子中，阶层间连接体2035、2036与2037分别对准在内层连接体2025、2026与2027的上方，并与内层连接体2025、2026与2027电性接触。阶层间连接体连接至NAND串行的SSL侧上的垂直通道膜，并提供独立的连接至位线。

参考线与阶层间连接体可包括钨或其它的导电材料，例如铜、硅化钴、硅化钨、其它金属材料、或上述的组合，并形成在相同阶层中。

图17绘示在第一图案化导体层上方提供第二图案化导体层之后的结构。第二图案化导体层包括多个位线(例如2060、2061及2062)，且位线至少具有延伸部。延伸部在位线的形成步骤中形成并向下延伸。所述位线可为位线的区段。举例来说，位线2060包含延伸部2041与2045；位线2061包含延伸部2043与2047；且位线2062包含延伸部2042与2046。延伸部可包括鳍部。第二图案化导体层以双镶嵌工艺的方式形成。如在图17中所绘示，包含柱体中的NAND串行的GSL侧上的垂直半导体膜的半导体膜的部分2070通过内层连接体(例如图15的2020)连接至第一图案化导体阶层中的参考线2030。类似地，包含柱体中的NAND串行的GSL侧上的垂直半导体膜的半导体膜的部分2071通过内层连接体(例如图15的2024)连接至第一图案化导体阶层中的参考线2034。参考线2030与2034沿着各自的列连接多个内层连接体，并可操作为共享源极线。包含柱体中的NAND串行的SSL侧上的垂直半导体膜结构的半导体膜的部分2073与2077通过阶层间连接体连接至位线2060的延伸部2041、2045。包含柱体中的NAND串行的SSL侧上的垂直半导体膜的半导体膜的部分2075与2079通过阶层间连接体连接至位线2061的延伸部2043、2047。包含柱体中的NAND串行的SSL侧上的垂直半导体膜结构的半导体膜的部分2074与2078通过阶层间连接体连接至位线2062的延伸部2042、2046。此例子中，存储器区块是三维垂直信道(3GVC)结构，如在美国专利申请号14/861,377中所述，其专利名称为REFERENCE LINE AND BIT LINE STRUCTURE FOR3D MEMORY，发明人Yehet al，于此完全提出并入此说明书中做参考。

其它例子中，存储器区块可应用三维垂直栅极(3DVG)结构，如在美国专利号US8,208,279 B2中所述，其专利名称为INTEGRATED CIRCUIT SELF ALIGNED3D MEMORY ARRAYAND MANUFACTURING METHOD，发明人为H.T.Lue，于此完全提出并入此说明书中做参考。在3DVG存储器阵列中，多个堆叠中的导电条包含位线，且垂直导电膜包含字符线。

图17绘示出U型NAND串行的电流的电路路径2069，其连接在参考线2034与位线2060之间。结构显示导电条的堆叠之间的多个柱体。这些柱体各包括具有外侧表面与内侧表面的垂直半导体膜。外侧表面设置在多个堆叠中的邻近堆叠的侧壁上的第一绝缘体69的穿隧层1132上。存储单元串联以形成从GSL侧上的垂直半导体膜的较高端至较低端，与从SSL侧上的垂直半导体膜的较低端至较高端的电流路径。

B.第一实施例的3D电容

3D存储器区块的大多工艺步骤可应用至制造第一实施例的3D电容，使得存储器区块与电容区域中可共享并实施许多沉积与蚀刻步骤。因此，为了避免赘述，将只说明差异处。第一实施的3D电容例可使用以上参照图9至图12所述的工艺，接着进行以下参照图18至图21所述的工艺形成。

图18绘示工艺中在对图12的结构进行沟槽蚀刻以移除多个堆叠之间的填充结构(例如图12的1160)并移除垂直半导体膜之后的步骤。如图所绘示，沟槽蚀刻停在穿隧层1132以形成沟槽3000、3001与3002在堆叠之间。此例子中，多个堆叠的侧壁上的第一绝缘体69并未被蚀刻掉，且留下的半导体膜1140只在多个堆叠的顶部上。其它例子中，沟槽蚀刻可移除堆叠的侧壁上的垂直半导体膜与垂直的第一绝缘体，而留下其位在堆叠的顶部上的部分。

图19绘示工艺中以绝缘材料填充堆叠之间穿隧层1132的内侧表面上的沟槽(例如图18的3000、3001及3002)的步骤之后的结构。当实施填充步骤时，突悬物可能形成在第二氧化硅层1132的内侧表面的顶部上。当两个邻近的突悬物非常靠近或连接在一起时，可能会形成孔洞或孔隙3011，使得堆叠之间的沟槽无法完全被绝缘材料填充。在填充步骤之后，可进行回蚀刻或平坦化步骤例如化学机械研磨以露出半导体膜1140的顶表面。在所绘示的例子中，第二绝缘体3010包含在中间与底阶层处邻近导电条的孔洞3011，并包含在顶阶层处邻近导电条的填充部分。孔洞3011封住气体，例如来自形成期间腔室中的气氛的气体，其在本说明中可被称为“空气(air)”。

其它例子中，绝缘材料可完全填满沟槽，使得第二绝缘体3010被固质绝缘体所填充，例如氧化硅、low-κ介电材料或其它合适的绝缘体。

在又其它例子中，孔洞可能延伸至堆叠之间区域的顶部。

图20绘示图19的结构的上视图。在此示范例中，奇数堆叠3111、3113、3115与3117从左侧的着陆垫区域3013延伸，且偶数堆叠3112、3114与3116从右侧的着陆垫区域3012延伸。半导体膜1140在多个堆叠的顶部上，而未在着陆垫区域3012与3013上。奇数堆叠3111、3113、3115与3117指叉偶数堆叠3112、3114与3116，并通过第二绝缘体3010分开自偶数堆叠3112、3114与3116。如上所述，第一终端连接至第一组间隔堆叠中的堆叠中的连续阶层的导电条，第一组间隔堆叠中的堆叠例如偶数堆叠3112、3114及3116，第二终端连接至第二组间隔堆叠中的堆叠中的连续阶层的导电条，第二组间隔堆叠中的堆叠例如奇数堆叠3111、3113、3115及3117。此例子中，偶数堆叠中的导电条作用为3D电容的第一极板，奇数堆叠中的导电条作用为3D电容的第二极板，且第一绝缘体与第二绝缘体一起作用为3D电容的介电质。

右侧的着陆垫区域3012包括右侧的接触区域3014，接触区域3014包含多个接触插塞连接至对应的导电条。类似地，左侧的着陆垫区域3013包括左侧的接触区域3015，接触区域3015包含多个接触连接至对应的导电条。

图21是图20的右侧的接触区域3014沿AA’线的简单剖面图。在此示范例中，接触插塞3020、3021、3022、3023、3024与3025分别着陆在条1102、1103、1104、1105、1106及1107，以配置为阶梯结构。中间连接体3026可设置在第一图案化导体层中并接触多个接触插塞3020、3021、3022、3023、3024与3025的各个，使得从右侧着陆垫区域延伸的堆叠(亦即偶数堆叠)中的导电条电性且被动地一起连接至设置在第一图案化导体层中的中间连接体3026。中间连接体3026连接至3D电容的第一终端，亦即连接至(图8中所示之)电荷泵的第一节点。如此，偶数堆叠(例如第20图的3012、3014与3016)中的导电条通过中间连接体3026与接触插塞3020、3021、3022、3023、3024与3025一起电性且被动地连接至所述3D电容的第一终端。

类似地，左侧的接触区域(图20的3015)包含多个接触插塞分别着陆在配置于如图21所示的阶梯结构中的对应的导电条上。第二中间连接体(未显示)接触多个接触插塞的各个，使得从左侧的着陆垫区域延伸的堆叠(亦即奇数堆叠)中的导电条电性且被动地一起连接至第二中间连接体。第二中间连接体可设置在第二图案化导体层中，使得第一中间连接体并未与第二中间连接体电性接触。第二中间连接体连接至3D电容的第二终端，亦即连接至(图8所示之)电荷泵的第二节点。如此，奇数堆叠(例如第20图的3011、3013、3015与3017)中的导电条通过第二中间连接体与接触插塞一起电性且被动地连接至所述3D电容的第二终端。

C.第二实施例的3D电容

3D存储器阵列的大多工艺步骤可应用至制造第二实施例的3D电容，使得存储器区块与电容区域中可共享并实施许多沉积与蚀刻步骤。因此，为了避免赘述，将只说明差异处。第二实施例的3D电容例可使用以上参照第9至10图所述的工艺，接着进行以下参照图22至图25所述的工艺形成。

图22绘示工艺在形成具有表面共形于多个堆叠上的第一绝缘体的导电膜，以此形成多个柱体的步骤后的结构。导电膜1140C可为掺杂的半导体或导体以具有低电阻。在导电膜1140C为掺杂的半导体例子中，其可与参照图12所述的存储器区块中的半导体膜1140形成，然后添加杂质至半导体中以提高导电性。其它例子中，掺杂的半导体可临场(in situ)与杂质形成。又其它例子中，更对半导体膜1140进行金属硅化工艺，以形成硅化物层，例如硅化钨、硅化钴及硅化钛，其可降低电阻。在其它例子中，导电膜1140C可为金属，例如钨、铜、钛、其它金属材料、或上述的组合。导电膜1140C具有在堆叠之间的多个垂直导电膜，作用为所述3D电容的一个极板。因此，当电容的极板其电阻愈低时，电容的电容值愈大。

图23绘示工艺在以绝缘材料填充堆叠之间的区域(例如图22的1141)的步骤之后的结构。参照图12所述的应用在存储器区块中的填充步骤也应用在所述的电容。因而形成了填充结构3060，其类似图12的填充结构1060。

图24绘示在形成内层连接体(例如3030、3031)与阶层间连接体(例如3032、3033)在堆叠的顶部上的导电膜1140C上的步骤后的结构。此例子中，于导电膜1140C上形成内层连接体(例如3030、3031)的步骤可在参照图15所述的步骤中执行，且在内层连接体上形成阶层间连接体(例如3032、3033)的步骤可在参照图16所述的步骤中执行。如图所示，阶层间连接体(例如3032、3033)在第二图案化导体层中电性且被动地连接在一起，以此3D电容的第二终端连接至设置在邻近堆叠之间的多个柱体中的垂直导电膜。3D电容的第一终端通过参照图21所述的中间连接体与阶梯接触结构连接至各个堆叠中的导电条1102、1103、1104、1105、1106及1107。

图25绘示图24的结构的上视图。在此示范例中，奇数堆叠3111、3113、3115与3117从左侧的着陆垫区域3013延伸，且偶数堆叠3112、3114与3116从右侧的着陆垫区域3012延伸。导电膜1140C在堆叠3111、3112、3113、3114、3115、3116与3117上方，但并未在着陆垫区域3012与3013上方。填充结构3060设置在邻近堆叠的相反侧上的垂直导电膜之间。这些堆叠具有指叉状的配置。偶数堆叠中的导电条通过右侧的接触区域3014一起电性且被动地连接至3D电容的第一终端，亦即至电荷泵的第一节点，或其它电路。此外，奇数堆叠中的导电条通过接触区域3015一起电性且被动地连接至第一终端。如此，多个堆叠(亦即奇数与偶数堆叠)中的导电条作用为3D电容的第一极板。此例子中，接触区域3014与3015中的接触插塞连接在第一图案化导体层中。另一方面，多个柱体中的垂直导电膜通过多个连接体一起电性且被动地连接至3D电容的第二终端，亦即连接至电荷泵的第二节点，或其它电路，以此垂直导电膜作用为3D电容的第二极板。此例子中，多个阶层间连接体连接在第二图案化导体层中。

图26绘示第二实施例的3D电容的变化例。此例中，堆叠之间的区域(例如图22的1141)以导电膜1140C填充，使得所示的结构的整个顶表面是导电的。因此，其提供更多以包含中间(intermediate)与阶层间(inter-level)连接体的空间，并消除在堆叠之间的填充结构3060上配置连接体时的误对准问题。

D.第三实施例的3D电容

图27至图31绘示第三实施例的3D电容的制造流程例。

图27绘示工艺中形成穿过与绝缘条1121、1122、1123、1124、1125及1108交错的导电条1102、1103、1104、1105、1106及1107的堆叠的多个开口，其中开口配置为错开(twisted)或蜂巢图案的步骤后的结构。为了形成图28所示的结构，多个交错的导电层与绝缘层沉积在基底(未显示)上的绝缘层1101上方。在形成多个层之后，进行图案化蚀刻，其停止在绝缘层1101，以形成穿过一或更多个堆叠中的导电条1102、1103、1104、1105、1106及1107的多个开口(例如3101、3102及3103)。为求简洁，图27中仅绘示一个堆叠。多个开口的形成步骤可在存储器区块中形成多个堆叠的步骤执行。

图28工艺中形成第一绝缘体69与导电膜1140C覆盖多个开口以形成接触导电条的侧壁的多个柱体的步骤后的结构。第一绝缘体69与导电膜1140C并未完全填满开口，而留下开口中的区域(例如3104、3105与3106)。第一绝缘体69可由参照图10所述的步骤形成，且导电膜1140C可由参照图23所示述的步骤形成。

图29绘示工艺中以绝缘材料填充区域(例如图28的3104、3105与3106)的形成步骤后的结构。参照图11所述的在存储器区块中进行的填充步骤也应用至于此所述的电容。如此，形成了填充结构3160，其类似图11的填充结构1060。

图30绘示工艺中形成内层连接体(例如3030、3031)与阶层间连接体(例如3032、3033)于堆叠的顶部上方的导电膜1140C上的步骤后的结构。此例子中，内层连接体(例如3030、3031)可于参照图15所述的步骤中形成，且阶层间连接体3032、3033可于参照图16所述的步骤中形成。如图所示，阶层间连接体(例如3032、3033)在第二图案化导体层中电性且被动地连接在一起，3D电容的第二终端通过其连接至设置在堆叠中的多个柱体中的垂直导电膜。3D电容的第一终端通过参照图21所述的中间连接体与阶梯接触结构连接至堆叠中的导电条1102、1103、1104、1105、1106及1107。

图31绘示图30的结构的上视图。在此示范例中，堆叠包括右侧的着陆垫区域3012与左侧的着陆垫区域3013。其它例子中，右侧的着陆垫区域3012可选择性地消除，使得能形成更多柱体以提高电容。导电膜1140C在堆叠中的多个开口上方，并能选择性地覆盖着陆垫区域3013的区域3016，使得能形成更多至第二终端的连接体。多个柱体与柱体中的填充结构(例如3160)在堆叠中具有错开或蜂巢状的配置。堆叠中的导电条通过右侧的着陆垫区域3012中的右侧的接触区域3014与左侧的着陆垫区域3013中左侧的接触区域3015一起电性且被动地连接至3D电容的第一终端，亦即连接至电荷泵的第一节点或其它电路。如此，导电条作用为3D电容的第一极板。此例子中，接触区域3014与3015中的接触插塞连接在第一图案化导体层中。另一方面，多个柱体中的垂直导电膜通过多个连接体一起电性且被动地连接至3D电容的第二终端，亦即连接至电荷泵的第二节点或其它电路，以此垂直导电膜作用为3D电容的第二极板。此例子中，多个阶层间连接体连接在第二图案化导体层中。

图32绘示第三实施例的3D电容的一变化例。此示范例中，以导电膜1140C填充堆叠中的开口中的区域(例如图28的3104、3105与3106)，使得绘示的结构的整个顶表面是导电的。因此，此变化例提供更多以包含中间(intermediate)与阶层间(inter-level)连接体的空间，并消除在柱体中的填充结构3160上配置连接体时的误对准问题。

图33包含3D NAND闪存的集成电路901的简单芯片方块图。集成电路901包含存储器阵列960，存储器阵列960包含在集成电路基底上的一或更多个于此所述的3D存储器区块。

SSL/GSL译码器940耦接至配置在存储器阵列960中多个SSL/GSL线945。偶数/奇数阶层译码器950耦接至多个偶数/奇数字符线955。总体位线行译码器970耦接至在存储器阵列960沿着行(column)配置的多个总体位线965，以从存储器阵列960读取数据并写入数据至存储器阵列960。总体位线设置至如图16中所示的具有延伸部2041-2043、2045-2046的位线2060-2062。地址在总线930从控制逻辑910供应至译码器970、译码器940与译码器950。此例子中，感测放大器与程序化缓冲电路980通过第一数据线975耦接至行译码器970。电路980中的程序化缓冲可储存用于多阶层程序化的程序代码、或为程序代码的功效的值，以指示所选择的位线的程序化或禁止状态。行译码器970可包含电路，用以响应程序化缓冲中的数据值，选择性地供应程序化与禁止电压至存储器中的位线。

从感测放大器/程序化缓冲电路980的感测数据通过第二数据线985供应至多阶层数据缓冲990，然后通过数据路径993耦接至输入/输出电路991。此外，此例子中，输入数据提供至多阶层数据缓冲990，用于支持阵列中独立的双栅极胞的独立侧各个的多阶层程序化操作。

输入/输出电路991驱动数据至集成电路901外部的目的端。输入/输出数据与控制讯号的移除通过输入/输出电路991之间的数据总线905、控制逻辑910与集成电路901上的输入/输出埠，或集成电路901内部或外部的其它数据源，例如一般目的程序或特殊目的应用电路，或提供3D存储器区块与3D电容区块960所支持的芯片上系统功能的模块的组合。

图第33所示的例子中，控制逻辑910致能电荷泵，并使用电荷泵产生用以读取、抹除与程序化操作的正电压与负电压，且控制应用通过区块920中所产生或提供的电压供给，例如读取、抹除、验证及程序化偏压。控制逻辑910耦接至多阶层数据缓冲990及3D存储器区块与3D电容区块960。控制逻辑910包含用以控制多阶层程序化操作的逻辑。在支持于此所述的U形垂直NAND结构的实施例中，安装的逻辑用以执行方法：

例如使用字符线层译码器选择阵列中存储单元的层；

例如通过选择偶数或奇数侧的字符线结构，以在选择的层中选择垂直信道结构的一侧；

例如通过使用垂直信道结构的列上的SSL开关与GSL开关，以在阵列中的选择的列中选择垂直信道结构；及

使用耦接至选择列的垂直信道结构的像页缓冲的总体位线上的位线电路，来储存电荷在阵列中一或更多个选择的行中的垂直信道结构的选择侧上的选择层中的电荷捕捉侧中以表示数据数据。

一些实施例中，安装逻辑，例如通过控制偶数与奇数字符线层译码器，来在阵列的选择层中指叉的偶数与奇数字符线结构其中之一做选择，以选择层并选择侧。

一些实施例，安装逻辑以储存多阶层的电荷，以在选择侧上的选择层中的电荷捕捉层中表示出多于一位的数据。以此方法，阵列中垂直信道结构的选择的平截头体(frustum)中的选择胞储存多于二位，包括在各侧胞上的多于一位。

控制逻辑910可使用已知的特殊目的逻辑电路。其它实施例中，控制逻辑包括一般目的程序，其可应用在相同的集成电路上，其执行计算机程序以控制装置的操作。又其它实施例中，控制逻辑可应用特殊目的逻辑电路与一般目的程序的组合。

通过建立对应于储存电荷量的多程序化阶层而建立存储单元临界电压VT，3D存储器区块与3D电容区块960可包括配置以在每胞中储存多个位的电荷捕捉存储单元。如上所述，每胞单一位的实施例可包含于此所述的结构。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种3D电容，其特征在于，包括：

多个绝缘条与多个导电条相交错的多个堆叠；

一第一终端，连接至这些堆叠中一第一组间隔堆叠中的连续阶层的多个导电条；及

一第二终端，连接至这些堆叠中一第二组间隔堆叠中的连续阶层的多个导电条。

2.根据权利要求1所述的3D电容，其特征在于，该第一组间隔堆叠中的堆叠指叉于该第二组间隔堆叠中的堆叠。

3.一种3D电容，其特征在于，包括：

多个绝缘条与多个导电条相交错的一个或多个堆叠；

多个柱体，分别包含一垂直导电膜与一第一绝缘体；

一第一终端，连接至该一个或多个堆叠中的连续阶层的多个导电条；及

一第二终端，连接至这些柱体中的这些垂直导电膜。

4.根据权利要求3所述的3D电容，其特征在于，这些柱体具有错开或蜂巢状的配置。

5.一种3D电容，其特征在于，包括：

多个导电条与多个绝缘条相交错的多个堆叠；

一第一终端，连接至这些堆叠中一个或多个堆叠中的连续阶层的多个导电条；及

一第二终端，绝缘于该第一终端所连接的多个导电条。

6.一种3D电容的制造方法，其特征在于，包括：

形成多个绝缘条与多个导电条相交错的多个堆叠；

形成该3D电容的一第一终端，该第一终端连接至这些堆叠中一个或多个堆叠中的连续阶层的多个导电条；及

形成该3D电容的一第二终端，该第二终端绝缘于该第一终端所连接的多个导电条。

7.根据权利要求6所述的3D电容的制造方法，其特征在于，该形成该第二终端包括连接多个堆叠中的连续阶层的多个导电条。

8.根据权利要求7所述的3D电容的制造方法，其特征在于，该第二终端所连接连续阶层的多个导电条所在的堆叠指叉于包括该第一终端所连接连续阶层的多个导电条的该一个或多个堆叠。

9.根据权利要求6所述的3D电容的制造方法，其特征在于，该形成该第二终端包含形成多个柱体，这些柱体具有错开或蜂巢状的配置。