CN104900648A - 三维半导体器件 - Google Patents

三维半导体器件 Download PDF

Info

Publication number
CN104900648A
CN104900648A CN201510102923.2A CN201510102923A CN104900648A CN 104900648 A CN104900648 A CN 104900648A CN 201510102923 A CN201510102923 A CN 201510102923A CN 104900648 A CN104900648 A CN 104900648A
Authority
CN
China
Prior art keywords
buffering pattern
pattern
conductive layer
buffering
dimensional semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510102923.2A
Other languages
English (en)
Other versions
CN104900648B (zh
Inventor
李宰求
朴泳雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN104900648A publication Critical patent/CN104900648A/zh
Application granted granted Critical
Publication of CN104900648B publication Critical patent/CN104900648B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供了三维半导体器件。一种三维(3D)半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面。3D半导体器件还包括设置在导电层的各端部上并在其上突出的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。

Description

三维半导体器件
技术领域
本发明构思涉及半导体器件以及制造半导体器件的方法。具体地，本发明构思涉及三维(3D)半导体器件以及制造3D半导体器件的方法。
背景技术
需要更高度集成的半导体器件来满足消费者对于提供优良性能而又相对便宜的电子产品的需求。这对于半导体存储器件是尤其正确的。在典型的二维或平面半导体存储器件的情形下，器件的集成(密度)主要相应于被该器件的单位存储单元所占据的面积。因此，二维或平面半导体存储器件能够被集成的程度极大地取决于在器件制造工艺中能够通过图案化技术形成的图案的精细水平。然而，可以在增大二维或平面半导体器件的集成度时实现的成本节约被与形成极精细图案所需的处理设备相关的昂贵费用抵消。为了克服这样的缺点，近来已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
根据本发明构思的方面，提供一种三维(3D)半导体器件，其包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括设置在导电层的各端部上并在其上突起的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
该3D半导体器件还可以包括插设在叠层的导电层之间的绝缘层，至少一个缓冲图案可以在绝缘层的上表面上方突起，该绝缘层位于其上设置有所述至少一个缓冲图案的各导电层上。
每个缓冲图案可以包括位于各导电层的端部上的下缓冲图案以及位于下缓冲图案上的上缓冲图案，上缓冲图案可以穿过下缓冲图案以接触各导电层，上缓冲图案可以以一深度延伸到各导电层中。
每个缓冲图案还可以包括沿着阶梯状部分的与各导电层的端部相邻的竖面(riser)并位于下缓冲图案的第一表面部分上的绝缘侧壁，上缓冲图案可以位于下缓冲图案的邻近绝缘侧壁的第二表面部分上。
每个下缓冲图案的厚度可以在每个绝缘层的厚度的0.1倍和0.8倍之间(包括两个端值)。
缓冲图案的至少一部分可以以圆柱或平行六面体的形状在导电层的各端部上方竖直地延伸。
根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分并且导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括在导电层的各端部上方向上延伸的接触孔、位于各接触孔内的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
所述缓冲图案可以是上缓冲图案，3D半导体器件还可以包括位于导电层的各端部上的下缓冲图案。接触孔可以延伸穿过各下缓冲图案，上缓冲图案可以穿过接触孔内的各下缓冲图案以接触导电层的各端部。接触孔还可以延伸到各导电层内一深度，上缓冲图案可以穿过接触孔内的各导电层所述一深度。
接触孔可以是圆筒形，接触孔的高宽比可以在0.7和1.3之间，并包括两个端值。
根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，其中该叠层在器件的连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括由设置在导电层的各端部上的外延材料制成的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
外延材料可以用杂质掺杂。
3D半导体器件还可以包括插设在该叠层的导电层之间的绝缘层。此外，每个缓冲图案可以包括由位于各导电层的端部上的外延材料制成的下缓冲图案以及由位于下缓冲图案上的外延材料制成的上缓冲图案。每个下缓冲图案的厚度可以小于每个绝缘层的厚度。
根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括设置在导电层的各端部上的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。缓冲图案当中的第一缓冲图案的高度从第一缓冲图案的底表面延伸至连接到第一缓冲图案的接触插塞的底表面，缓冲图案当中的第二缓冲图案的高度从第二缓冲图案的底表面延伸至连接到第二缓冲图案的接触插塞的底表面，其中第一缓冲图案的高度小于第二缓冲图案的高度，第一缓冲图案相对于第二缓冲图案位于阶梯形部分上。
对于阶梯状部分的至少一段(segment)，缓冲图案的各高度可以在向下方向上连续增大。阶梯状部分可以包括多段，其中相邻段的相邻缓冲图案的各高度在阶梯状部分的向下方向上减小，并且其中缓冲图案的各高度在阶梯状部分的每段内在向下方向上连续增大。
3D半导体存储器件还可以包括插设在该叠层的导电层之间的绝缘层。此外，每个缓冲图案可以包括位于各导电层的端部上的下缓冲图案以及位于下缓冲图案上的上缓冲图案。每个下缓冲图案的厚度可以小于每个绝缘层的厚度。
缓冲图案的至少一部分可以以圆柱或平行六面体的形状在导电层的各端部上竖直地延伸。
缓冲图案可以是杂质掺杂的外延层。
根据本发明构思的另一方面，提供一种制造3D半导体器件的方法，该方法包括：在基板上交替地形成第一和第二层以制造其中第二层彼此垂直地隔开的叠层；图案化该叠层以暴露每个第二层在连接区域中的端部，其中该图案化在连接区域中产生叠层的阶梯状部分，在连接区域中第二层的各端部构成阶梯状部分的梯面(tread)；形成在第二层的各端部上且在其上突起的缓冲图案；在各缓冲图案上形成接触插塞；以及在叠层上形成互连结构，其中互连结构包括电连接到接触插塞的导线。
第一层可以是绝缘层，第二层可以包括硅。
形成缓冲图案可以包括分别用下缓冲图案覆盖第二层的端部，下缓冲图案可以被外延地形成。
形成缓冲图案可以包括：在叠层上(包括在其阶梯状部分上)共形地形成第一上绝缘层；在第一上绝缘层中形成分别与第二层的端部对准的开口；以及分别在开口中形成竖直的缓冲图案。竖直的缓冲图案可以被外延地形成。
形成缓冲图案可以包括：分别在阶梯状结构的竖面(riser)部分上形成间隔物图案；以及随后在间隔物图案设置在竖面部分上时在第二层的端部上形成竖直的缓冲图案。竖直的缓冲图案可以被外延地形成。
形成缓冲图案可以包括：分别用下缓冲图案覆盖导电层的端部；随后在导电层的端部上形成竖直的缓冲图案，其每个在形成于导电层的相同端部上的下缓冲图案上方突起。形成竖直的缓冲图案可以包括：在叠层上(包括在其阶梯状部分上)以及在下缓冲图案上共形地形成第一上绝缘层；在第一上绝缘层中形成分别与导电层的端部对准的单元缓冲开口；以及分别在单元缓冲开口中形成竖直的缓冲图案。
形成缓冲图案可以包括：在已经形成下缓冲图案之后，分别在阶梯状结构的竖面(riser)部分上形成间隔物图案；以及随后在间隔物图案设置在阶梯状部分的竖面部分上时，分别在导电层的端部上形成竖直的缓冲图案。
该方法还可以包括置换工艺，在该置换工艺中第二层的全部或部分用导电层替换，置换工艺可以在形成接触插塞之前进行。
附图说明
示例实施例将从以下结合附图进行的简要描述而被更清楚地理解。附图表示如这里所述的非限制性的示例实施例。
图1、图2、图3、图4、图5、图6、图7、图8和图9每个是三维半导体器件在其制造过程中的透视图，并一起示出根据本发明构思的制造三维半导体器件的方法的一个实施例。
图10、图11和图12是示出在图1-图9的实施例中形成下和上缓冲图案的技术的截面图。
图13和图14是示出根据本发明构思的在制造三维半导体器件的方法的另一实施例中形成上缓冲图案的技术的截面图。
图15、图16和图17是在根据本发明构思的三维半导体器件中上缓冲图案的形状和布局的相应示例的平面图。
图18、图19和图20分别是具有图15、图16和图17中示出的缓冲图案的三维半导体器件的透视图。
图21是示出根据本发明构思的三维半导体器件的另一实施例的透视图。
图22、图23、图24、图25和图26是示出根据本发明构思的在制造三维半导体器件的实施例中的置换工艺的一示例的截面图。
图27是在沿图26的线I-I'的水平电极中的硅原子的水平分布的示例的图形。
图28是根据本发明构思的三维存储半导体器件的一个示例的电路图。
图29、图30、图31和图32分别是根据本发明构思的三维半导体存储器件的示例的存储部分的截面图。
图33是根据本发明构思的三维存储半导体器件的另一示例的电路图。
图34和图35是采用根据本发明构思的三维半导体器件的各电子设备的示意性框图。
具体实施方式
在下文将参照附图更充分地描述本发明构思的各种实施例和实施例的示例。在附图中，为了清晰，被部分显示的元件、层和区域诸如注入区域的尺寸和相对尺寸以及形状可以被夸大。具体地，半导体器件以及在它们的制造过程中制造的中间结构的截面图是示意性的。此外，同样的附图标记用于在整个附图中指代同样的元件。
还将理解，当称一个元件或层在另一元件或层“上”或“连接到”另一元件或层时，它可以直接在另一元件或层上、或直接连接到另一元件或层，或者还可以存在居间元件或层。相反，当一元件或层被称为“直接在”另一元件或层“上”或“直接连接到”另一元件或层时，不存在居间元件或层。此外，即使在没有明确阐述时，术语“连接”也可以指的是电连接，如上下文和附图将使其清楚的。
还将理解，虽然这里使用术语第一、第二、第三等来描述不同的元件、层等，但是这些元件和/或层不受这些术语限制。这些术语仅用于将一个元件或层与另一个区别开。
此外，空间关系术语诸如“上”和“下”被用于描述如附图所示的元件和/或特征与另一个(另一些)元件和/或特征的关系。此外，术语“厚度”在用于描述元件、层或区域时将通常对应于元件、层或区域如在附图中所示的取向中在垂直方向上测量的尺寸。因此，空间关系术语可以应用于使用中不同于附图所示取向的取向。显然，然而，所有这样的空间关系术语指的是附图所示的取向以便于描述而不必被限制，因为根据本发明构思的实施例能够在使用时采用与附图中示出的取向不同的取向。
为了描述本发明构思的特定示例或实施例而在此使用的其它术语将在语境文中被理解。例如，术语“包括”或“包含”当在本说明书中使用时表明所述特征或工艺的存在，但并不排除其它特征或工艺的存在。
现在将参照图1至图9详细描述根据本发明构思的制造三维半导体器件的方法。
首先参照图1，在基板100中在器件的周边电路区域PERI形成器件隔离层105以限定有源区。周边晶体管PTR形成在周边电路区域PERI。周边晶体管PTR可以包括交叉有源区的栅电极G以及形成在有源区中在栅电极G两侧的源电极S和漏电极D。栅电极G可以包括顺序地堆叠在有源区上的第一栅图案G1和第二栅图案G2。
随后，形成下绝缘图案110以覆盖周边晶体管PTR。此时，下绝缘图案110暴露基板100的位于器件的单元阵列区域CAR中的部分。
参照图2，在所得结构上形成叠层ST。叠层ST可以包括以交替方式堆叠的层间绝缘层120和硅层130。在本实施例的示例中，层间绝缘层120由硅氧化物形成。
叠层ST具有分别在单元阵列区域CAR和周边电路区域PERI中的第一和第二部分、以及沿下绝缘图案110的侧壁表面延伸并将第一部分和第二部分连接到彼此的第三部分。由于下绝缘图案110的存在，位于单元阵列区域CAR的第一部分具有比位于周边电路区域PERI的第二部分的顶表面低的顶表面。
叠层ST由多个层组LG构成，每个层组LG由其中一个层间绝缘层120和设置在其上的其中一个硅层130构成。为方便起见，每个层组LG的厚度将被称为“单位组厚度UGT”。
参照图3，叠层ST被图案化以在该器件的连接区域CR形成阶梯状部分。例如，叠层ST以硅层130在连接区域CR中的不同位置分别被暴露这样的方式被图案化。在示出的实施例中，连接区域CR位于单元阵列区域CAR的边缘处。
在此工艺的一示例中，叠层ST通过如下被图案化：在叠层ST上形成掩模(未示出)；利用该掩模作为蚀刻掩模蚀刻叠层ST；蚀刻该掩模(以除去其在水平方向上的长度)以形成修整(trimmed)的掩模(未示出)；然后使用该修整的掩模作为蚀刻掩模再次蚀刻叠层ST。
在本实施例的另一示例中，叠层ST通过执行在其中使用不同蚀刻掩模的多个蚀刻步骤被图案化。在这种情况下，如果在平面图中观看所有的蚀刻掩模，则至少一个区域将用蚀刻掩模共同地覆盖(即，被交叠)但是通过蚀刻掩模暴露的区域将不会彼此相同。此外，蚀刻步骤以叠层ST在所述步骤期间被蚀刻的深度彼此不同(依次更浅)这样的方式被控制。此外，层组LG中至少最下面的一个在该工艺中没有被蚀刻，如图3所示，使得基板100的顶表面没有被暴露。
参照图4，下缓冲图案140可以分别形成在硅层130的暴露的顶表面上。在此情况下，下缓冲图案140可以通过选择性外延工艺形成，其中硅层130的暴露顶表面用作籽层。也就是说，下缓冲图案140可以局部地形成在硅层130的暴露顶表面上。
此外，每个下缓冲图案140可以形成为具有比层间绝缘层120的厚度(T1)的最小值小的厚度(图10中的T3)。例如，每个下缓冲图案140的厚度可以在层间绝缘层120的厚度的0.1倍至0.8倍的范围内(包括两个端值)。
参照图5，图案化层组LG中至少最下面的一个以暴露基板100的部分顶表面。
接下来，在具有下缓冲图案140的结构上形成第一上绝缘层150。第一上绝缘层150可以形成为共形地覆盖具有下缓冲图案140的结构，其厚度可以在每个层组LG的厚度的1-10倍的范围内。第一上绝缘层150可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。也就是说，第一上绝缘层150可以是单层或多层结构。
随后，穿过第一上绝缘层150形成缓冲开口。缓冲开口可以包括形成在连接区域CR中以分别暴露下缓冲图案140的单元缓冲开口151以及形成在周边电路区域PERI中以暴露周边晶体管PTR的外围缓冲开口152。例如，外围缓冲开口152可以穿过第一上绝缘层150和下绝缘图案110并暴露周边晶体管PTR。单元缓冲开口151和外围缓冲开口152可以利用光刻工艺形成。
在本实施例的一示例中，单元缓冲开口151和外围缓冲开口152通过同一图案化工艺同时形成。可选地，单元缓冲开口151和外围缓冲开口152利用不同的图案化工艺顺序地形成。在另一示例中，外围缓冲开口152可以通过第一图案化步骤和第二图案化步骤形成，第一和第二图案化步骤中的其中一个可以同时形成单元缓冲开口151。
在任何情形下，外围缓冲开口152暴露周边晶体管PTR的栅电极G、源电极S和漏电极D中的至少一个。在本实施例的一示例中，每个下缓冲图案140通过彼此间隔开的两个或更多单元缓冲开口151暴露。
此外，在如图5所示的示例中，每个单元缓冲开口151是圆筒形的，即具有圆形截面，并具有例如从0.7至1.3的高宽比(包括两个端值)。可选地，每个单元缓冲开口151可以具有条形的横截面，其在平行于下缓冲图案140的方向上伸长。在这种情况下，每个单元缓冲开口151具有从0.001至0.5(包括两个端值)或从2至1000(包括两个端值)的高宽比。
在本实施例的另一示例中，下缓冲图案140被省略。在这种情况下，第一上绝缘层150直接形成在硅层130上，单元缓冲开口151形成为暴露硅层130。
参照图6，竖直缓冲图案160(关于本示例，在下文被称为上缓冲图案)用杂质掺杂剂形成以在单元缓冲开口151和外围缓冲开口152中表现出导电性。上缓冲图案160可以通过选择性外延工艺形成，其中被单元缓冲开口151和外围缓冲开口152暴露的部分用作籽层。例如，被单元缓冲开口151暴露的下缓冲图案140可以用作用于在单元阵列区域CAR或连接区域CR中形成上缓冲图案160的籽层，而被外围缓冲开口152暴露的周边晶体管PTR的栅电极G、源电极S和漏电极D可以用作用于在周边电路区域PERI中形成上缓冲图案160的籽层。因此，在连接区域CR中的上缓冲图案160和周边电路区域PERI中的上缓冲图案160(在下缓冲图案140被提供在周边电路区域PERI中的情形下)之间的形状或结构上没有差异。
上缓冲图案160可以以这样的方式形成：它们中每个的顶表面位于比与其相邻设置的层间绝缘层120中的对应一个高的水平(如图12或图14所示)。为此，例如，每个上缓冲图案160可以具有从单元组厚度UGT的1倍至5倍(包括两个端值)范围内的厚度。此外，上缓冲图案160可以以这样的方式形成：其最大厚度为硅层130的厚度的约1倍至20倍(包括两个端值)。可选地，下缓冲图案140和上缓冲图案160可以以这样的方式形成：其厚度之和在硅层130的厚度的约1-20倍的范围内(包括两个端值)。
随后，第二上绝缘层170形成在提供有上缓冲图案160的结构上，沟道孔180穿过第一绝缘层150和第二上绝缘层170以及叠层ST而形成。第二上绝缘层170可以被平坦化或以别的方式形成从而具有平坦的顶表面。在此情况下，第二上绝缘层170的厚度在连接区域CR和周边电路区域PERI之间最大并且在单元阵列区域CAR中最小。此外，沟道孔180的二维阵列可以形成在单元阵列区域CAR中。
参照图7，通过填充沟道孔180形成垂直图案190，并且可以在叠层ST中形成切口或凹陷200。
垂直图案190的结构通常将取决于被制造的三维半导体器件的类型。将参照图28至33更详细地描述三维半导体器件以及它们的垂直图案190的结构的一些可能示例。
切口或凹陷200可以形成为交叉单元阵列区域CAR。因此，硅层130和层间绝缘层120的侧壁通过切口或凹陷200暴露。
参照图8，接触插塞形成为连接到垂直图案190和上缓冲图案160。
然而，在本实施例的一示例中，在形成这样的接触插塞之前，进行置换工艺以用包括金属性材料的导电图案置换叠层ST的硅层130。置换工艺(图22至26)可以包括：除去每个或全部硅层130的通过切口或凹陷200暴露的部分以在层间绝缘层120之间形成层间间隙区域IGR，然后在层间间隙区域IGR中形成金属性图案。
接触插塞可以包括单元插塞220、连接插塞230和周边插塞240。在这种情况下，单元插塞220分别联接到垂直图案190，连接插塞230分别联接到连接区域CR中的上缓冲图案160，周边插塞240分别联接到周边晶体管PTR的上缓冲图案160。在本实施例的一示例中，单元插塞220、连接插塞230和周边插塞240通过相同的工艺同时形成，但是本发明构思并不这样限于此。而是，可选地，单元插塞220、连接插塞230和周边插塞240的相应组可以利用不同的图案化工艺独立地形成。可选地，单元插塞220、连接插塞230和周边插塞240的组中的至少一个可以通过利用用于形成另一组的图案化工艺的部分形成。
在用于形成接触插塞220、230和240的图案化工艺的一个示例中，在第二上绝缘层170上形成第三上绝缘层210，穿过第二上绝缘层170和第三上绝缘层210形成接触孔，然后用导电材料填充接触孔。在周边插塞240的情形下，接触孔可以形成为穿过第二上绝缘层170和第三上绝缘层210、第一上绝缘层150以及下绝缘图案110。至少一个接触孔可以被形成为限定在上缓冲图案160的对应一个(的上表面)中的凹陷，如图8所示。在这种情况下，凹陷可以具有大于硅层130的厚度的最小值并小于上缓冲图案160的厚度的最小值的深度。
参照图9，互连结构形成为连接到接触插塞220、230和240。互连结构可以包括连接到单元插塞220的位线251、连接到连接插塞230的连接图案252以及连接到周边插塞240的周边互连线253。在本实施例的一示例中，周边电路区域PERI包括电连接到位线251和连接图案252的多个周边晶体管，互连结构还包括用于实现这样的电连接的过孔插塞260和上互连线270。
图10至图12示出根据本发明构思的用于形成下缓冲图案和上缓冲图案的技术的一个示例。
在此技术中，如图10所示并且如之前所提及的，下缓冲图案140可以通过其中硅层130的暴露顶表面用作籽层的选择性外延工艺形成。每个下缓冲图案140可以具有小于单位组厚度UGT的厚度T3。
随后，如图11所示并且如之前所提及的，第一上绝缘层150共形地形成在提供有下缓冲图案140的结构上，然后如图12所示，单元缓冲开口151可以分别穿过第一上绝缘层150形成以暴露下缓冲图案140。
单元缓冲开口151具有基本上相同的深度，因为第一上绝缘层150被共形地形成并因此分别具有自缓冲图案140起垂直地测量的厚度。因此，即使当叠层ST在连接区域CR中具有以阶梯方式改变的厚度时，上绝缘层150在形成单元缓冲开口151时也不被过蚀刻。因此，防止每个单元缓冲开口151穿透硅层130中设置在其下的对应一个硅层130。
如之前也提及的，可选地，第一上绝缘层150直接形成在硅层130上，并且单元缓冲开口151被形成以暴露硅层130。
在任何情况下，使用选择性外延工艺使得可以在单元缓冲开口151中局部地形成上缓冲图案160。在本实施例的示出示例中，每个上缓冲图案160形成为大于单位组厚度UGT的厚度。
在一可选的实施例中，上缓冲图案160当中的第一缓冲图案的高度小于上缓冲图案160当中的第二缓冲图案的高度。这里，该高度是从第一(或第二)缓冲图案的底表面测量到连接到该第一(或第二)缓冲图案的接触插塞的底表面。第一缓冲图案可以相对于第二缓冲图案设置在阶梯结构上(远离下面的基板)。
在另一可选的实施例中，对于全部或部分阶梯结构，上缓冲图案160的各高度在阶梯结构的向下方向上连续地增大。
在另一可选的实施例中，阶梯结构包括上下毗连阶梯结构的多段，上缓冲图案的各高度在各段间不同。例如，上缓冲图案160的各高度可以在阶梯结构的每段内在向下方向上连续地增大，并且相应的上缓冲图案160的高度可以在各段间相同。作为一特别示例，阶梯结构可以包括4段，每段包含8个上缓冲图案160。在每段内，8个上缓冲图案160可以在高度上在阶梯结构的向下方向上依次增大。另一方面，一个段的8个上缓冲图案的高度可以分别匹配每个其它段的上缓冲图案的高度。在这种情况下，在一个段的顶部的上缓冲图案160将具有比在直接相邻段的底部的相邻上缓冲图案160小的高度。
图13和图14示出根据本发明构思的用于形成上缓冲图案的技术的另一示例。
在此技术中，上缓冲图案160通过在每个层组LG的侧壁上形成间隔物SP(如图13所示)以及在选择性外延工艺中利用间隔物SP作为掩模(如图14所示)而形成。间隔物SP可以通过在提供有阶梯状的连接区域CR的结构上共形地形成间隔物绝缘层、然后各向异性地蚀刻该间隔物绝缘层以暴露下缓冲图案140或硅层130的顶表面而形成。在此情况下，在选择性外延工艺期间，上缓冲图案160自下缓冲图案140或硅层130的暴露的顶表面生长。此外，在本示例中，每个上缓冲图案160可以形成为具有小于单位组厚度UGT的厚度。
间隔物SP的这样使用使得可以在不用光刻工艺的情形下形成上缓冲图案160。此外，间隔物SP在选择性外延生长工艺中用作掩模。因此，每个上缓冲图案160具有相对大的覆盖区(footprint)。该实施例的此方面在图21中被特别好地示出。
图15至图17示出根据本发明构思的三维半导体器件的实施例的上缓冲图案的形状和布局。图18至图20分别是这些三维半导体器件的透视图。
如图15至图17中最好地示出的，在连接区域CR中，每个下缓冲图案140具有与阶梯结构的每个台阶(梯面(tread))的面积基本上相同的面积(覆盖区)。相反，每个上缓冲图案160的面积(覆盖区)小于下缓冲图案140中的对应一个的面积。尽管未示出，但是在使用参照图13和图14描述的间隔物SP的情形下，每个下缓冲图案140的面积(覆盖区)比连接区域CR中的阶梯结构的每个台阶(梯面)小了等于间隔物SP的宽度(覆盖区)的量。
在图15和图16所示的示例中，每个上缓冲图案160与切口或凹陷200间隔开。此外，在图15和图18所示的示例中，每个上缓冲图案160是圆柱形的柱并可以具有0.7至1.3的高宽比(包括两个端值)。可选地，在图16和图19所示的示例中，每个上缓冲图案160是长方体并可以具有1.5至20的高宽比(包括两个端值)。
在图17所示的示例中，每个上缓冲图案160交叉至少一个切口或凹陷200。例如，用于上缓冲图案160的每个单元缓冲开口151可以形成为具有在从0.001至0.5的范围(包括两个端值)内或在从2至1000的范围(包括两个端值)内的高宽比。在这种情况下，当形成切口或凹陷200时，每个上缓冲图案160被分成多个部分。如图20所示，上缓冲图案160的被划分部分的每个可以具有通过切口或凹陷200划界或暴露的侧壁。
图22至图26示出根据本发明构思的置换工艺的一示例。
参照图22和图23，在叠层ST上形成第二上绝缘层170，如参照图6所述的，然后穿过叠层ST形成切口或凹陷200。切口或凹陷200可以跨单元阵列区域CAR形成。因此，硅层130和层间绝缘层120的侧壁通过切口或凹陷200暴露。
如图24所示，硅层130的暴露侧壁被凹进以在层间绝缘层120之间形成层间间隙区域IGR。凹进可以以这样的方式进行：硅层130的相应部分留在层间绝缘层120之间。在这种情况下，硅层130的剩余部分划界层间间隙区域IGR的侧面。
接下来，如图25所示，金属层MTL形成为填充层间间隙区域IGR。然后，可以进行硅化工艺以使金属层MTL与硅层130的剩余部分反应从而分别在层间间隙区域IGR中形成水平电极HE，如图26所示。在这种情况下，水平电极HE将由包含金属原子(即，本示例中的金属硅化物)的导电材料形成。
图27是显示在水平电极HE的示例中硅原子的水平分布的图形，该分布是在图26的线I-I'的方向上。
如上所述，水平电极HE可以通过使硅层130的位于层间间隙区域IGR的中心附近的剩余部分硅化而形成。在这种情况下，如图27所示，硅原子的浓度在水平电极HE的中心O处最高并且在水平电极HE的相对两侧附近最低。例如，硅原子的浓度远离水平电极HE的中心O逐渐地或单调地减小。
图28示出与根据本发明构思的三维存储半导体器件等效的电路的一示例。
参照图28，在本示例中，三维半导体存储器件包括公共源极线CSL、多条位线BL0、BL1和BL2以及设置在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。
公共源极线CSL可以是提供在基板100上的导电图案或提供在基板100中的掺杂区。位线BL0-BL2可以是提供在基板100上方的导电图案(例如，金属线)。位线BL0-BL2可以由图9以及图18至21所示的任何位线251构成。位线BL0-BL2可以彼此间隔开并彼此平行，多个单元串CSTR可以并联连接到每条位线BL0-BL2。因此，单元串CSTR也可以二维排列在公共源极线CSL或基板100上。
每个单元串CSTR可以包括联接到公共源极线CSL的接地选择晶体管GST、联接到位线BL0-BL2中的其中之一的串选择晶体管SST以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接到彼此。此外，接地选择线GSL、多条字线WL0-WL3以及多条串选择线SSL0-SSL2可以提供在公共源极线CSL和位线BL0-BL2之间以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。
接地选择晶体管GST可以设置在基本上相同的水平(相对于基板100)，并且其栅电极可以共同地连接到接地选择线GSL，从而处于等电势状态。类似地，位于相同水平的存储单元晶体管MCT的栅电极可以共同地连接到字线WL0-WL3中的其中之一，从而处于等电势状态。因此当每个单元串CSTR包括设置在彼此不同的水平的多个存储单元晶体管MCT时，字线WL0-WL3可以在所示示例中构成公共源极线CSL与位线BL0-BL2之间的多层结构。多层结构的字线WL0-WL3可以由之前参照图1和图27描述的水平电极HE或硅层130构成。
每个单元串CSTR可以包括从公共源极线CSL垂直地延伸并连接到位线BL0-BL2中的其中之一的半导体图案。其中电荷能够被选择性地存储的存储器组成部分(integrant)插设在字线WL0-WL3与半导体图案之间。存储器组成部分可以包括具有许多俘获位置(trap site)的绝缘层(例如，硅氮化物层)、浮置栅电极或包含导电纳米点的绝缘层中的其中一个。
现在将参照图29-32描述具有与图28三维半导体存储器件等效的电路的三维存储器件的单元串的结构的示例。在这些示例的每个中，单元串CSTR每个包括通过层间绝缘层120彼此垂直地分离的水平图案HP以及贯穿水平图案HP延伸的垂直图案VP。如上所述，水平图案HP可以是硅层130或形成为置换硅层130的元件(例如，水平电极HE)。在任何情况下，水平图案HP可以具有图18和21中示出的阶梯形状的结构。
此外，在图29至32示出的示例的每个中，垂直图案VP包括半导体图案SMP(例如，用作存储单元晶体管MCT的沟道区)，水平图案HP包括水平电极HE(例如，用作存储单元晶体管MCT的栅电极)。垂直图案VP还可以包括在半导体图案SMP内的垂直绝缘层VI。此外，每个存储单元晶体管MCT还可以包括隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BK作为存储器组成部分。
隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BK可以构成垂直图案VP，如图29所示。可选地，隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BK可以构成水平图案HP，如图32所示。在另一示例中，如图30所示，隧道绝缘层TL和电荷存储层CL构成垂直图案VP，阻挡绝缘层BK构成水平图案HP。在图31所示的示例中，隧道绝缘层TL构成垂直图案VP，电荷存储层CL和阻挡绝缘层BK构成水平图案HP。
注意，本发明构思不限于具有如图29至32所示配置的单元串。例如，尽管图29至32将隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BK的每个示为由单层材料构成，但是这些部件的任一个可以由多层构成。此外，在这种情况下，任何这样的存储器部件的至少一层可以构成垂直图案VP，而同一存储器部件的至少一个其它层可以构成水平图案HP。
电荷存储层CL能够通过化学气相沉积或原子层沉积形成。此外，电荷存储层CL可以是以上被描述为包括俘获绝缘层、浮置栅电极或包含导电纳米点的绝缘层的存储器组成部分。更具体地，电荷存储层CL可以包括硅氮化物层、硅氮氧化物层、富硅的氮化物层、纳米晶硅层和层叠俘获层中的至少一种。
隧道绝缘层TL可以由其带隙大于电荷存储层CL的带隙的材料制成并能够通过化学气相沉积或原子层沉积形成。例如，隧道绝缘层TL可以是通过化学气相沉积或原子层沉积形成的硅氧化物层。此外，隧道绝缘层TL可以在沉积工艺之后经受热处理工艺。热处理工艺可以是快速热氮化(RTN)工艺或退火工艺，其可以在氮和氧中的至少一个的周围环境中进行。
阻挡绝缘层BK可以包括顺序地形成的具有不同材料的第一和第二阻挡绝缘层。第一和第二阻挡绝缘层中的其中一个可以由其带隙小于隧道绝缘层TL的带隙且大于电荷存储层CL的带隙的材料制成。此外，第一和第二阻挡绝缘层中的任一个可以通过化学气相沉积或原子层沉积形成，它们中的至少一个可以利用湿氧化工艺形成。在一个示例中，第一阻挡绝缘层由高k电介质材料(例如，铝氧化物或铪氧化物)制成，第二阻挡绝缘层由其介电常数小于第一阻挡绝缘层的介电常数的材料制成。可选地，第二阻挡绝缘层由高k电介质制成，第一阻挡绝缘层由其介电常数小于第二阻挡绝缘层的介电常数的材料制成。
图33示出根据本发明构思的三维存储半导体器件的另一电路。
在图33中示出的此示例的电路中，多个选择晶体管SST经由多个位线插塞BLP并联连接到位线BL。每个位线插塞BLP共同连接到与其相邻设置的一对选择晶体管SST。
此外，多条字线WL和多个垂直电极VE提供在位线BL和选择晶体管SST之间。字线WL可以是如之前描述并且被配置为在参照图9和图18至21描述的任一个半导体器件中的硅层130或水平电极HE。垂直电极VE提供在位线插塞BLP之间。例如，垂直电极VE和位线插塞BLP可以沿平行于位线BL的方向交替地布置。此外，每个垂直电极VE共同连接到与其相邻设置的一对选择晶体管SST。
相应的存储单元ME并联连接到每个垂直电极VE。每个存储单元ME连接到对应的字线WL。因此，每条字线WL可以经由存储单元ME中的对应一个连接到垂直电极VE中的相应一个。
每个选择晶体管SST可以包括用作其栅电极的选择线SL。在图33所示的该电路的示例中，选择线SL平行于字线WL走线。
根据本发明的三维半导体存储器件可以提供与图28和图33所示的那些不同配置的电路。这些电路仅被提供作为示例。
图34和图35示出每个包括根据本发明构思的三维半导体器件的电子设备的示例。
图34示出可被个人数字助理(PDA)、膝上型计算机、移动式计算机、网络平板、无线电话、蜂窝电话、数字音乐播放器或其它类型的有线或无线电子产品、或包括以上至少两个的复合(complex)电子产品采用的电子装置1300。电子装置1300包括通过总线1350通信的控制器1310、输入/输出(I/O)器件1320诸如键区或键盘和显示器、存储器1330以及无线接口1340。控制器1310可以包括微处理器、数字信号处理器和微控制器中的至少一个。存储器1330可以配置为存储将被控制器1310使用的指令码或可以配置为存储用户数据。存储器1330包括根据本发明构思的半导体器件。无线接口1340配置为利用RF信号发送数据到无线通信网络或从无线通信网络接收数据。无线接口1340可以包括天线、无线收发器等。电子系统1300可以适于使用在采用各种通信接口协议诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、迷你Wi-Fi、蓝牙、DECT、无线USB、快闪-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-高级、UMTS-TDD、HSPA、EVDO、LTE-高级、MMDS等的通信系统中。
图35示出包括用于存储大量数据的存储器件1410以及存储控制器1420的存储系统1400。存储控制器1420控制存储器件1410从而响应于主机1430的读/写请求而读取存储在存储器件1410中的数据或写入数据到存储器件1410中。存储控制器1420可以包括用于将主机1430(例如，移动设备或计算机系统)提供的地址转换成存储器件1410的物理地址的地址映射表。存储器件1410包括根据本发明构思的半导体器件。
根据本发明构思的半导体器件还可以利用各种多样的封装技术来封装。例如，根据本发明构思的半导体器件可以使用层叠封装(PoP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝夫管芯封装(die in waffle pack)技术、晶圆式管芯(die in wafer form)技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料四方扁平封装(PQFP)技术、薄四方扁平封装(TQFP)技术、小外形封装(SOIC)技术、窄间距小外形封装(SSOP)技术、薄小外形封装(TSOP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造封装(wafer-level fabricated package，WFP)技术和晶圆级处理堆叠封装(WSP)技术中的任一种来封装。
包括根据本发明构思的半导体存储器件的这些封装的任一个也可以包括控制存储器件的至少一个其它半导体器件(例如，控制器和/或逻辑器件)。
根据如上所述的本发明构思的方面，三维半导体器件包括在器件的连接区域中具有阶梯状部分的叠层。该叠层包括提供水平电极(例如，用作字线)的导电层，并且阶梯状部分中的水平电极连接到上互连线。缓冲图案分别提供在连接区域中水平电极的端部上，并且上互连线经由接触插塞电连接到缓冲图案。接触插塞和水平电极之间连接的可靠性由于缓冲图案而改善。具体地，缓冲图案的存在使得可以在形成接触孔的工艺中增大工艺余量，接触插塞形成在接触孔中。因而，确保了三维半导体器件的可靠性。
最后，本发明构思的实施例以及其示例已经在上面详细地描述。然而，本发明构思可以以许多不同的形式实施，而不应当被解释为限于上面描述的实施例。而是，这些实施例被描述使得本公开透彻和完整，并将本发明构思充分传达给本领域技术人员。因此，本发明构思的实际精神和范围不是由上面描述的实施例和示例限定，而是由权利要求书限定。
本申请要求于2014年3月7日在韩国知识产权局提交的韩国专利申请No.10-2014-0027243的优先权，其全部内容通过引用结合于此。

Claims (25)

1.一种三维半导体器件，包括：
在垂直方向上彼此间隔开的导电层的叠层，所述叠层在连接区域中具有阶梯状部分，所述导电层的端部分别构成所述阶梯状部分的梯面；
缓冲图案，设置在所述导电层的各端部上并在所述各端部上方突起；
互连结构，设置在所述叠层上方并包括导线；以及
接触插塞，在所述导线和所述缓冲图案之间垂直地延伸并经由所述缓冲图案电连接到所述叠层的所述导电层。
2.如权利要求1所述的三维半导体器件，还包括插设在所述叠层的所述导电层之间的绝缘层。
3.如权利要求2所述的三维半导体器件，其中至少一个缓冲图案在绝缘层的上表面上方突起，该绝缘层位于其上设置有所述至少一个缓冲图案的各导电层上。
4.如权利要求2所述的三维半导体器件，其中每个缓冲图案包括位于各导电层的所述端部上的下缓冲图案以及位于所述下缓冲图案上的上缓冲图案。
5.如权利要求4所述的三维半导体器件，其中所述上缓冲图案穿过所述下缓冲图案以接触所述各导电层。
6.如权利要求5所述的三维半导体器件，其中所述上缓冲图案以一深度延伸到所述各导电层中。
7.如权利要求4所述的三维半导体器件，其中每个缓冲图案还包括沿着所述阶梯状部分的与所述各导电层的所述端部相邻的竖面而位于所述下缓冲图案的第一表面部分上的绝缘侧壁，并且其中所述上缓冲图案位于所述下缓冲图案的邻近所述绝缘侧壁的第二表面部分上。
8.如权利要求4所述的三维半导体器件，其中每个所述下缓冲图案的厚度在每个所述绝缘层的厚度的0.1倍和0.8倍之间，包括两个端值。
9.如权利要求1所述的三维半导体器件，其中缓冲图案的至少一部分以圆柱或平行六面体的形状在所述导电层的所述各端部上方竖直地延伸。
10.一种三维半导体器件，包括：
在垂直方向上彼此间隔开的导电层的叠层，所述叠层在连接区域中具有阶梯状部分，所述导电层的端部分别构成所述阶梯状部分的梯面；
接触孔，在所述导电层的各端部上向上延伸；
缓冲图案，位于所述相应的接触孔内；
互连结构，设置在所述叠层上方并包括导线；以及
接触插塞，在所述导线和所述缓冲图案之间垂直地延伸并经由所述缓冲图案电连接到所述叠层的所述导电层。
11.如权利要求10所述的三维半导体器件，其中所述缓冲图案是上缓冲图案，并且所述三维半导体器件还包括位于所述导电层的所述各端部上的下缓冲图案。
12.如权利要求11所述的三维半导体器件，其中所述接触孔延伸穿过所述各下缓冲图案，所述上缓冲图案穿过所述接触孔内的所述各下缓冲图案以接触所述导电层的所述各端部。
13.如权利要求12所述的三维半导体器件，其中所述接触孔还延伸到所述各导电层内一深度，所述上缓冲图案穿过所述接触孔内的所述各导电层所述一深度。
14.如权利要求10所述的三维半导体器件，其中所述接触孔是圆筒形。
15.如权利要求14所述的三维半导体器件，其中所述接触孔的高宽比在0.7和1.3之间，包括两个端值。
16.一种三维半导体器件，包括：
在垂直方向上彼此间隔开的导电层的叠层，其中所述叠层在所述器件的连接区域中具有阶梯状部分，所述导电层的端部分别构成所述阶梯状部分的梯面；
缓冲图案，其由设置在所述导电层的所述各端部上的外延材料制成；
互连结构，设置在所述叠层上方并包括导线；以及
接触插塞，在所述导线和所述缓冲图案之间垂直地延伸并经由所述缓冲图案电连接到所述叠层的所述导电层。
17.如权利要求16所述的三维半导体器件，其中所述外延材料用杂质掺杂。
18.如权利要求16所述的三维半导体器件，还包括插设在所述叠层的所述导电层之间的绝缘层。
19.如权利要求18所述的三维半导体器件，其中每个缓冲图案包括由位于相应导电层的所述端部上的外延材料制成的下缓冲图案以及由位于所述下缓冲图案上的外延材料制成的上缓冲图案。
20.如权利要求19所述的三维半导体器件，其中每个下缓冲图案的厚度小于每个绝缘层的厚度。
21.一种三维半导体器件，包括：
在垂直方向上彼此间隔开的导电层的叠层，所述叠层在连接区域中具有阶梯状部分，所述导电层的端部分别构成所述阶梯状部分的梯面；
缓冲图案，设置在所述导电层的各端部上；
互连结构，设置在所述叠层上方并包括导线；以及
接触插塞，在所述导线和所述缓冲图案之间垂直地延伸并经由所述缓冲图案电连接到所述叠层的所述导电层，
其中所述缓冲图案当中的第一缓冲图案的高度从所述第一缓冲图案的底表面延伸至连接到所述第一缓冲图案的接触插塞的底表面，所述缓冲图案当中的第二缓冲图案的高度从所述第二缓冲图案的底表面延伸至连接到所述第二缓冲图案的接触插塞的底表面，其中所述第一缓冲图案的高度小于所述第二缓冲图案的高度，所述第一缓冲图案相对于第二缓冲图案位于所述阶梯状部分上。
22.如权利要求21所述的三维半导体器件，其中对于所述阶梯状部分的至少一段，所述缓冲图案的各高度在向下方向上连续增大。
23.如权利要求21所述的三维半导体器件，其中所述阶梯状部分包括多段，其中相邻段的相邻缓冲图案的各高度在所述阶梯形部分的向下方向上减小，并且其中所述缓冲图案的各高度在所述阶梯状部分的每段内在向下方向上连续增大。
24.如权利要求21所述的三维半导体器件，还包括插设在所述叠层的所述导电层之间的绝缘层。
25.如权利要求21所述的三维半导体器件，其中所述缓冲图案的至少一部分以圆柱或平行六面体的形状在所述导电层的所述各端部上方竖直地延伸。
CN201510102923.2A 2014-03-07 2015-03-09 三维半导体器件 Active CN104900648B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140027243A KR102168189B1 (ko) 2014-03-07 2014-03-07 3차원 반도체 장치 및 그 제조 방법
KR10-2014-0027243 2014-03-07

Publications (2)

Publication Number Publication Date
CN104900648A true CN104900648A (zh) 2015-09-09
CN104900648B CN104900648B (zh) 2019-10-11

Family

ID=54018110

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510102923.2A Active CN104900648B (zh) 2014-03-07 2015-03-09 三维半导体器件

Country Status (3)

Country Link
US (2) US9362226B2 (zh)
KR (1) KR102168189B1 (zh)
CN (1) CN104900648B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204337A (zh) * 2016-03-18 2017-09-26 东芝存储器株式会社 半导体存储装置及其制造方法
CN107591408A (zh) * 2017-08-23 2018-01-16 长江存储科技有限责任公司 一种3d nand闪存结构及其制作方法
CN107706187A (zh) * 2017-11-23 2018-02-16 长江存储科技有限责任公司 三维存储器及其形成方法
CN107958895A (zh) * 2016-10-12 2018-04-24 旺宏电子股份有限公司 三维电容及其制造方法
WO2018161865A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Staircase etch control in forming three-dimensional memory device
CN109065547A (zh) * 2018-09-21 2018-12-21 长江存储科技有限责任公司 三维存储器的制作方法
CN109729742A (zh) * 2016-09-29 2019-05-07 英特尔公司 用于3d堆叠器件的密度改善的倒置阶梯触点
CN110534524A (zh) * 2018-05-23 2019-12-03 三星电子株式会社 垂直半导体装置
CN111448661A (zh) * 2018-08-20 2020-07-24 桑迪士克科技有限责任公司 包含双偶极阻挡电介质层的三维平面存储器装置及其制造方法
WO2020172789A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102134912B1 (ko) * 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9196567B1 (en) * 2015-01-14 2015-11-24 Macronix International Co., Ltd. Pad structure
KR102270101B1 (ko) * 2015-02-10 2021-06-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20160268291A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
KR102483456B1 (ko) * 2015-10-08 2022-12-30 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102410302B1 (ko) * 2015-11-10 2022-06-20 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102523139B1 (ko) * 2015-11-25 2023-04-20 삼성전자주식회사 반도체 메모리 소자
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
KR102546651B1 (ko) * 2015-12-17 2023-06-23 삼성전자주식회사 3차원 반도체 소자
US9768233B1 (en) * 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
KR20180066745A (ko) 2016-12-09 2018-06-19 삼성전자주식회사 반도체 메모리 장치
US10192929B2 (en) * 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
US10504901B2 (en) * 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
CN107644876B (zh) * 2017-08-28 2019-01-01 长江存储科技有限责任公司 台阶结构及其形成方法
KR102452562B1 (ko) * 2017-09-01 2022-10-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
EP3711092A4 (en) * 2017-11-15 2020-12-02 SanDisk Technologies LLC THREE-DIMENSIONAL MEMORY DEVICE WITH THICKER WORD LINES IN A TERRACE AREA AND ITS MANUFACTURING PROCESS
CN107946193B (zh) * 2017-11-23 2021-02-26 长江存储科技有限责任公司 三维存储结构制作方法、存储结构、存储器及电子设备
US10756102B2 (en) * 2017-11-23 2020-08-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory structure and manufacturing method thereof
KR102612021B1 (ko) 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치
KR102630024B1 (ko) * 2018-10-04 2024-01-30 삼성전자주식회사 반도체 메모리 소자
KR20200139526A (ko) 2019-06-04 2020-12-14 삼성전자주식회사 수직형 메모리 장치
KR20210077217A (ko) 2019-12-17 2021-06-25 삼성전자주식회사 반도체 소자
US11380697B2 (en) * 2020-02-25 2022-07-05 Tokyo Electron Limited Raised pad formations for contacts in three-dimensional structures on microelectronic workpieces
US20220278051A1 (en) * 2021-02-26 2022-09-01 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
WO2023206158A1 (en) * 2022-04-27 2023-11-02 Intel NDTM US LLC Consolidation of staircase area etch and cmos contact area etch in 3d nand

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110031630A1 (en) * 2009-08-04 2011-02-10 Junichi Hashimoto Semiconductor device manufacturing method and semiconductor device
CN101981689A (zh) * 2008-03-26 2011-02-23 株式会社东芝 半导体存储器及其制造方法
US20120108048A1 (en) * 2010-11-01 2012-05-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices and methods of fabricating the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP2009094236A (ja) 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP4649487B2 (ja) 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8461566B2 (en) 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
US8659944B2 (en) 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
JP2012059966A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR20120066331A (ko) 2010-12-14 2012-06-22 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20120168858A1 (en) 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR101778286B1 (ko) * 2011-01-03 2017-09-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20120131682A (ko) 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101843580B1 (ko) 2011-08-16 2018-03-30 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
KR101884002B1 (ko) * 2012-04-13 2018-08-01 삼성전자주식회사 콘택 구조물 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101981689A (zh) * 2008-03-26 2011-02-23 株式会社东芝 半导体存储器及其制造方法
US20110031630A1 (en) * 2009-08-04 2011-02-10 Junichi Hashimoto Semiconductor device manufacturing method and semiconductor device
US20120108048A1 (en) * 2010-11-01 2012-05-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices and methods of fabricating the same

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204337B (zh) * 2016-03-18 2021-02-09 东芝存储器株式会社 半导体存储装置及其制造方法
CN107204337A (zh) * 2016-03-18 2017-09-26 东芝存储器株式会社 半导体存储装置及其制造方法
CN109729742B (zh) * 2016-09-29 2023-08-04 英特尔公司 用于3d堆叠器件的密度改善的倒置阶梯触点
CN109729742A (zh) * 2016-09-29 2019-05-07 英特尔公司 用于3d堆叠器件的密度改善的倒置阶梯触点
CN107958895A (zh) * 2016-10-12 2018-04-24 旺宏电子股份有限公司 三维电容及其制造方法
CN107958895B (zh) * 2016-10-12 2019-12-20 旺宏电子股份有限公司 三维电容及其制造方法
WO2018161865A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Staircase etch control in forming three-dimensional memory device
US10522474B2 (en) 2017-03-08 2019-12-31 Yangtze Memory Technologies Co., Ltd. Staircase etch control in forming three-dimensional memory device
CN107591408A (zh) * 2017-08-23 2018-01-16 长江存储科技有限责任公司 一种3d nand闪存结构及其制作方法
CN107706187A (zh) * 2017-11-23 2018-02-16 长江存储科技有限责任公司 三维存储器及其形成方法
CN107706187B (zh) * 2017-11-23 2019-03-19 长江存储科技有限责任公司 三维存储器及其形成方法
CN110534524A (zh) * 2018-05-23 2019-12-03 三星电子株式会社 垂直半导体装置
CN111448661A (zh) * 2018-08-20 2020-07-24 桑迪士克科技有限责任公司 包含双偶极阻挡电介质层的三维平面存储器装置及其制造方法
CN111448661B (zh) * 2018-08-20 2023-10-24 桑迪士克科技有限责任公司 包含双偶极阻挡电介质层的三维平面存储器装置及其制造方法
CN109065547B (zh) * 2018-09-21 2020-11-03 长江存储科技有限责任公司 三维存储器的制作方法
CN109065547A (zh) * 2018-09-21 2018-12-21 长江存储科技有限责任公司 三维存储器的制作方法
WO2020172789A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US11069705B2 (en) 2019-02-26 2021-07-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US11974431B2 (en) 2019-02-26 2024-04-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Also Published As

Publication number Publication date
US9768193B2 (en) 2017-09-19
US20160240555A1 (en) 2016-08-18
KR102168189B1 (ko) 2020-10-21
CN104900648B (zh) 2019-10-11
KR20150105567A (ko) 2015-09-17
US9362226B2 (en) 2016-06-07
US20150255386A1 (en) 2015-09-10

Similar Documents

Publication Publication Date Title
CN104900648A (zh) 三维半导体器件
US11764107B2 (en) Methods of manufacturing semiconductor devices
US9466612B2 (en) Semiconductor memory devices and methods of forming the same
KR101763420B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법
CN102194826B (zh) 三维半导体存储装置及其形成方法
CN102122661B (zh) 半导体器件及其制造方法
US9515086B2 (en) Semiconductor device, electronic device, and method of fabricating the same
CN102201416B (zh) 三维半导体装置及其制造方法
KR101835114B1 (ko) 3차원 반도체 장치 및 그 제조 방법
US8921918B2 (en) Three-dimensional semiconductor devices
KR101933665B1 (ko) 3차원 반도체 메모리 장치의 제조 방법
CN105374824A (zh) 半导体器件
CN108962911A (zh) 半导体器件
US20120001345A1 (en) Three dimensional semiconductor memory device and method of manufacturing the same
KR20120048415A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20110070142A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20100137155A (ko) 3차원 반도체 메모리 소자
KR20120017966A (ko) 3차원 반도체 장치
KR101986126B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
US9799657B2 (en) Method of manufacturing a three-dimensional semiconductor memory device
KR101774477B1 (ko) 3차원 반도체 기억 소자
KR101826217B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법
KR20110129256A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant