CN102201416B - 三维半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种三维半导体装置及其制造方法。该三维半导体装置包括具有设置在基底上的顺序堆叠的电极的电极结构、穿透电极结构的半导体图案、包括设置在半导体图案和电极结构之间的第一图案和第二图案的存储元件，第一图案垂直延伸以横过电极，第二图案水平延伸以横过半导体图案。

Description

三维半导体装置及其制造方法
本申请要求于2010年3月26日提交到韩国知识产权局(KIPO)的第10-2010-0027449号韩国专利申请、于2010年6月10日提交到韩国知识产权局(KIPO)的第10-2010-0055098号韩国专利申请、于2010年8月31日提交到韩国知识产权局(KIPO)的第10-2010-0084971号韩国专利申请、于2010年7月5日提交到韩国知识产权局(KIPO)的第10-2010-0064413号韩国专利申请、于2010年7月5日提交到韩国知识产权局(KIPO)的第10-2010-0064415号韩国专利申请的优先权，在此通过引用来包括它们中的每个的全部内容。
技术领域
本发明构思的示例实施例涉及半导体装置及其制造方法，更具体地讲，涉及包括三维布置的存储单元的三维半导体存储装置及其制造方法。
背景技术
3D-IC存储器技术可以用于增加存储器容量。3D-IC存储器技术通常指与三维地布置存储单元相关的技术。除了3D-IC存储器技术之外，还可以通过(1)图案小型化技术(patternminiaturizationtechnique)和(2)多层单元(MLC，multi-levelcell)技术来增加存储器容量。然而，可能会因高成本而限制图案小型化技术的使用，通过MLC技术实现的容量增加可能会受在每个单元中将要增加的比特的数量的限制。在实现增加更多的存储器容量的方面，图案小型化技术和MLC技术可以与3D-IC技术结合，并可有望与3D-IC技术分离地发展。
一种3D-IC技术是冲孔和插塞技术(punch-and-plugtechnique)。冲孔和插塞技术包括在基底上顺序形成多层的薄层，然后形成塞子以穿透所述薄层。通过这样的技术，在没有显著地增加制造成本的情况下，可以实现一定存储容量的三维存储装置。
发明内容
本发明构思的示例实施例可以提供增加三维布置的导电图案的厚度的三维半导体装置、减小三维布置的导电图案的电阻的三维半导体装置、防止和/或减小操作电流的减小和串电阻的增加的三维半导体装置、制造防止和/或减小操作电流的减小和串电阻的增加的三维半导体装置的方法。
根据本发明构思的示例实施例，三维半导体装置可以包括：电极结构，具有顺序堆叠的电极，电极结构设置在基底上；半导体图案，穿透电极结构；存储元件，包括第一图案和第二图案，存储元件设置在半导体图案和电极结构之间，第一图案垂直延伸以横过电极，第二图案水平延伸以横过半导体图案。
在一些示例实施例中，第二图案基本可以形成为具有在电极的顶表面和底表面上以及电极的与半导体图案相邻的侧壁上的共形的厚度。在其他的示例实施例中，三维半导体装置还可以包括以垂直位置设置在电极之间的层间绝缘层，第一图案在半导体图案和电极的侧壁之间连续地垂直延伸，从而被设置在层间绝缘层和半导体图案的侧壁之间，第二图案在半导体图案和电极的侧壁之间连续地水平延伸，从而设置在层间绝缘层和半导体图案的水平表面之间。
在又一些示例实施例中，三维半导体装置还可以包括设置在半导体图案和层间绝缘层之间的覆盖层，覆盖层由与层间绝缘层的材料不同的材料形成。在再一些示例实施例中，覆盖层可以垂直地延伸，以设置在电极和半导体图案之间，覆盖层的在电极和半导体图案之间的厚度可以比在层间绝缘层和半导体图案之间的厚度更薄。在再一些示例实施例中，第二图案可以与第一图案的侧壁直接接触，覆盖层可以包括被第二图案垂直地分开的部分。
在进一步的示例实施例中，第一图案和第二图案在化学成分或电性质两者中至少之一的方面上可以基本相同。在更进一步的示例实施例中，第二图案的具有最高含量的两种原子可以与第一图案的具有最高含量的两种原子相同。在又进一步的示例实施例中，存储元件可以包括电荷存储层、隧道绝缘层和阻挡绝缘层，隧道绝缘层包括至少一个绝缘层并设置在电荷存储层和半导体图案之间，阻挡绝缘层包括至少一个绝缘层并设置在电荷存储层和电极之间。
在再进一步的示例实施例中，第一图案可以包括隧道绝缘层，第二图案可以包括电荷存储层和阻挡绝缘层。在再进一步的示例实施例中，第一图案可以包括隧道绝缘层和电荷存储层，第二图案可以包括阻挡绝缘层。在再进一步的示例实施例中，第一图案可以由与电荷存储层的材料不同的材料形成，并可以进一步包括设置在电荷存储层和阻挡绝缘层之间的覆盖层。在再进一步的示例实施例中，第二图案和第一图案均可以构成隧道绝缘层、阻挡绝缘层和电荷存储层中的一种。
在再进一步的示例实施例中，第二图案和第一图案可以在电极和半导体图案的侧壁之间彼此接触，第二图案的具有最高含量的两种原子可以与接触第二图案的第一图案的具有最高含量的两种原子相同。在再进一步的示例实施例中，构成隧道绝缘层的绝缘层中的至少一层和构成阻挡绝缘层的绝缘层中的至少一层可以由带隙高于电荷存储层的材料形成，构成阻挡绝缘层的绝缘层中的至少一层的介电常数大于隧道绝缘层的介电常数。
在再进一步的示例实施例中，隧道绝缘层可以包括至少一个氧化硅层，电荷存储层可以包括阱位密度高于氧化硅层的阱位密度的绝缘层和具有本征导电纳米颗粒的绝缘层中的一种，阻挡绝缘层可以包括氧化铝层、氧化铪层、氧化锆层、氧化钽层、氧化钛层、氮化硅层、氧氮化硅层或氧化硅层中的至少一种。在再进一步的示例实施例中，电极可以包括掺杂的硅、金属材料、金属氮化物或金属硅化物中的至少一种。在再进一步的示例实施例中，电极可以由电阻率低于掺杂的硅的导电金属形成。
在再进一步的示例实施例中，半导体图案可以包括插入在第一图案中的分隔件部分和插入在半导体分隔件中的主体部分，主体部分的底表面比分隔件部分的底表面更低。在再进一步的示例实施例中，主体部分可以直接接触基底，分隔件部分可以与基底分开。在再进一步的示例实施例中，主体部分可以包括：核心区域，覆盖半导体分隔件的内壁；连接区域，从核心区域开始延伸，以被插入到基底的顶表面中。在再进一步的示例实施例中，主体部分的连接区域可以水平延伸，以具有比分隔件部分的宽度更宽的宽度。
在再进一步的示例实施例中，主体区域的连接区域可以在存储元件下方通过，以直接接触基底的侧壁，从而覆盖第一图案的底表面。在再进一步的示例实施例中，基底可以由晶体缺陷少于主体区域的晶体缺陷的半导体材料形成。在再进一步的示例实施例中，与第一图案的底表面相比，分隔件部分可以向下突出。在再进一步的示例实施例中，所述三维半导体装置还可以包括设置在电极结构和基底之间的选择结构，选择结构包括选择线和穿透选择线以连接半导体图案和基底的选择有源图案。第一图案的底表面形成在选择线的最上部的表面上方。
在再进一步的示例实施例中，第一图案可以包括：电荷存储层；隧道绝缘层，在电荷存储层和半导体图案之间；覆盖层，在电荷存储层和电极之间，电荷存储层向下突出得比覆盖层和隧道绝缘层更多，覆盖层的底表面形成得比隧道绝缘层的底表面更靠近基底的顶表面。在再进一步的示例实施例中，基底可以包括：接触区域，接触半导体图案；源极区域，与接触区域分开，接触区域的导电类型与半导体图案的导电类型相同，源极区域的导电类型与接触区域的导电类型不同。在再进一步的示例实施例中，所述三维半导体装置还可以包括：源极导电图案，穿透电极结构以接触源极区域。
根据本发明构思的其他的示例实施例，制造三维半导体装置的方法可以包括如下步骤：在基底上形成模结构，模结构包括顺序地且交替地堆叠的多个模层和多个牺牲层；形成穿透模结构的开口；形成顺序覆盖开口的内壁的第一图案和半导体图案；通过去除牺牲层来在模层之间形成凹进区域；顺序形成覆盖凹进区域的内壁的第二图案和电极。
在一些示例实施例中，形成第一图案的步骤可以包括形成隧道绝缘层，形成第二图案的步骤可以包括顺序形成电荷存储层和阻挡绝缘层。隧道绝缘层和阻挡绝缘层可以由带隙大于电荷存储层的带隙的材料形成，阻挡绝缘层可以由介电常数大于隧道绝缘层的介电常数的材料形成。在其他的示例实施例中，形成第一图案的步骤可以包括顺序形成电荷存储层和隧道绝缘层，形成第二图案的步骤可以包括形成阻挡绝缘层。隧道绝缘层和阻挡绝缘层可以由带隙大于电荷存储层的带隙的材料形成，阻挡绝缘层由介电常数大于隧道绝缘层的介电常数的材料形成。
在又一些示例实施例中，可以在形成电荷存储层的步骤之后形成隧道绝缘层，可以在形成电荷存储层的步骤之后形成阻挡绝缘层。在再一些示例实施例中，形成第一图案的步骤可以包括在形成电荷存储层的步骤之前形成覆盖层，覆盖层由与电荷存储层的材料不同的材料形成。在再一些示例实施例中，形成凹进区域的步骤可以包括通过使用相对于模层和覆盖层具有蚀刻选择性的蚀刻配方来各向同性地蚀刻牺牲层。在进一步的示例实施例中，所述方法还可以包括如下步骤：在形成第二图案的步骤之前，通过蚀刻通过凹进区域暴露的覆盖层来暴露第一图案的外壁。在进一步的示例实施例中，通过基本以化学成分相同的材料来形成第二图案和第一图案，第二图案的具有最高含量的两种原子可以与第一图案的具有最高含量的两种原子相同。
在更进一步的示例实施例中，形成第一图案的步骤半导体图案的步骤可以包括：顺序形成覆盖开口的内壁的第一层和第一半导体层；通过各向同性地蚀刻第一半导体层来形成在开口的底部处暴露第一层的第一半导体图案；通过使用第一半导体图案作为蚀刻掩模来各向同性地蚀刻第一层。在再进一步的示例实施例中，所述方法还可以包括：在各向同性地蚀刻第一层的步骤之前，通过使用第一半导体图案作为蚀刻掩模各向异性地蚀刻第一层来使开口的底表面再次开口。在再进一步的示例实施例中，所述方法还可以包括如下步骤：在形成模层之前，形成连接半导体图案和基底的选择有源图案。
根据本发明构思的又一些示例实施例，三维半导体装置包括：电极结构，包括顺序堆叠在基底上的电极；层间绝缘层，以垂直位置设置在电极之间；半导体图案，穿透电极结构；第二图案，设置在电极和半导体图案之间并在电极和层间绝缘层之间；第一图案，设置在半导体图案和层间绝缘层之间的区域中。第二图案和第一图案在化学成分和电性质两者中至少之一的方面上基本相同。在一些示例实施例中，第一图案可以延伸为设置在第二图案的侧壁和半导体图案的侧壁之间的区域中。在其他的示例实施例中，第二图案的具有最高含量的两种原子可以与第一图案的具有最高含量的两种原子相同。
根据本发明构思的又一些示例实施例，三维半导体装置包括顺序堆叠在半导体基底上的选择结构和存储结构。选择结构包括选择线、选择有源图案和选择栅极绝缘层，选择有源图案穿透选择线以接触半导体基底，选择栅极绝缘层设置在选择线和选择有源图案之间。存储结构包括字线、存储有源图案和存储栅极绝缘层，存储有源图案穿透字线以接触选择有源图案，存储栅极绝缘层设置在字线和存储有源图案之间，存储栅极有源层的一部分延伸，以覆盖字线的顶表面和底表面。
在一些示例实施例中，在选择栅极绝缘层局部地形成在选择有源图案和选择线的侧壁之间的情况下，选择有源图案的底部区域可以以预定的深度插入在半导体基底的顶表面中，从而选择有源图案的插入部分全部直接接触半导体基底。在其他的示例实施例中，半导体基底可以包括凹进区域，其中，选择有源图案插入到凹进区域中，半导体基底的凹进区域的宽度可以与插入到凹进部中的选择有源图案的宽度相同。在又一些示例实施例中，选择有源图案可以由导电类型与半导体基底的与选择有源图案接触的区域的导电类型相同的半导体或本征半导体形成，选择有源图案可以由导电类型与存储有源图案的导电类型相同的半导体形成。
在再一些示例实施例中，选择有源图案可以包括穿透选择线的侧壁和从所述侧壁的底部区域开始水平地且连续地延伸以覆盖半导体基底的顶表面的底部。所述侧壁的水平厚度可以基本形成为与所述底部的垂直厚度相同，从而选择有源图案具有U形截面。在再一些示例实施例中，选择有源图案可以具有至少在存储有源图案的最下部的底表面下方的的矩形截面或梯形截面。在进一步的示例实施例中，在选择栅极绝缘层在材料和厚度中的至少一种的方面与存储栅极绝缘层不同的情况下，存储栅极绝缘层可以包括：阻挡绝缘层，与字线相邻；隧道绝缘层，与存储有源图案相邻；电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。
在更进一步的示例实施例中，选择栅极绝缘层可以在材料和厚度中的至少一种的方面与阻挡绝缘层基本相同。在又进一步的示例实施例中，隧道绝缘层可以横过多条垂直堆叠的字线，阻挡绝缘层可以横过多个水平布置的存储有源图案。在再进一步的示例实施例中，选择有源图案可以由硅形成，选择栅极绝缘层可以为形成在选择有源图案和选择线之间的局部区域中的氧化硅层。选择有源图案在选择线上或在选择线下比在选择栅极绝缘层周围更厚。
根据本发明构思的再一些示例实施例，制造三维结构装置的方法可以包括如下步骤：在基底上形成模结构；形成穿透模结构以使基底的顶表面以预定的深度凹进的开口；顺序形成第一层和第一半导体层，以覆盖开口的内壁；形成在开口的底部处穿透第一半导体层和第一层的穿透凹部，以再次暴露基底的顶表面；通过各向同性地蚀刻通过穿透凹部暴露的第一层来形成暴露基底的因开口而凹进的侧壁的底切区域；在底切区域中形成第二半导体层，以连接基底和第一半导体层。
在一些示例实施例中，可以以共形的厚度将第一层和第一半导体层顺序形成为基本覆盖开口中内壁，第一层和第一半导体层的沉积厚度的和可以小于开口的宽度的一半。形成穿透凹部的步骤可以包括：通过各向异性地蚀刻第一半导体层来形成半导体分隔件，以暴露第一层的在开口的底部处的顶表面；各向异性地蚀刻由半导体分隔件暴露的第一层。
在其他的示例实施例中，形成穿透凹部的步骤还可以包括在各向异性地蚀刻第一半导体层的步骤之前在第一半导体层的内壁中形成保护层分隔件以暴露第一半导体层的底表面，保护层分隔件可以由相对于第一半导体层具有蚀刻选择性的材料形成，并可以以比开口的宽度的一半与第一层及第一半导体层的沉积厚度的和之间的差的一半薄的厚度形成保护层分隔件。在又一些示例实施例中，所述方法还可以包括在形成底切区域的步骤之前通过使用保护层分隔件作为蚀刻掩模来各向同性地蚀刻第一半导体层。
在再一些示例实施例中，可以在形成底切区域的步骤期间去除保护层分隔件。在再一些示例实施例中，第一层可以包括顺序覆盖开口的内壁的覆盖层、电荷存储层和隧道层。形成底切区域的步骤可以包括：通过各向同性地蚀刻通过穿透凹部暴露的电荷存储层来形成第一底切区域，以暴露覆盖层和隧道层；通过各向同性地蚀刻通过第一底切区域暴露的覆盖层和隧道层来形成第二底切区域。在进一步的示例实施例中，第一层可以包括顺序覆盖开口的内壁的覆盖层、电荷存储层和隧道层。形成底切区域的步骤可以包括：通过各向同性地蚀刻通过穿透凹部暴露的隧道层和覆盖层来形成第一底切区域，以暴露电荷存储层；通过各向同性蚀刻通过第一底切区域暴露的电荷存储层来形成第二底切区域。
根据本发明构思的进一步示例实施例，制造三维结构装置的方法包括如下步骤：在基底上形成多层结构；形成穿透多层结构以使基底的顶表面以预定的深度凹进的开口；顺序形成第一层和第一半导体层，以覆盖开口的内壁；在第一半导体层的内壁中形成保护层分隔件，以暴露第一半导体层的底表面；通过使用保护层分隔件作为蚀刻掩模顺序地各向同性蚀刻第一半导体层和第一层，来形成底切区域，以暴露基底的因开口而凹进的侧壁；在底切区域中形成第二半导体层，以连接基底和第一半导体层。
在一些示例实施例中，各向同性地蚀刻第一半导体层的步骤可以包括通过干蚀刻第一半导体层的暴露的表面来暴露第一层的表面，以在没有故意产生的等离子体的气氛中执行干蚀刻的步骤。在其他的示例实施例中，可以使用(1)包含氟原子的第一气体、(2)包含氯原子的第二气体和/或(3)包含氩、氦或氮中的至少一种的载气来执行干蚀刻的步骤。在又一些示例实施例中，在小于1大气压的压强条件和大约350℃至大约500℃的温度条件下执行干蚀刻的步骤。在再一些示例实施例中，各向同性地蚀刻第一层的步骤可以包括使用蚀刻剂来蚀刻第一层的表面，通过蚀刻第一半导体层的步骤来暴露第一层的所述表面。
在再一些示例实施例中，蚀刻剂可以包含相对于第一半导体层具有蚀刻选择性并用于蚀刻第一层的液体材料。在进一步的示例实施例中，第一层可以包括覆盖开口的内壁的多个薄层，构成第一层的薄层中的至少一层为氧化硅层或氮化硅层。在更进一步的示例实施例中，第一层可以包括顺序覆盖开口的内壁的覆盖层、电荷存储层和隧道绝缘层，各向同性地蚀刻第一层的步骤包括顺序地各向同性蚀刻隧道绝缘层、电荷存储层和覆盖层。使用包含氟酸的蚀刻剂来执行蚀刻隧道绝缘层和覆盖层的步骤，使用包含磷酸的蚀刻剂来执行蚀刻电荷存储层的步骤。在又进一步的示例实施例中，可以在各向同性地蚀刻第一层的步骤期间蚀刻并去除保护层分隔件。
根据一个或多个示例实施例，三维半导体装置包括：电极结构，包括在基底上堆叠的多个电极；多个电极图案，穿透电极结构；多个存储元件，在半导体图案和电极结构之间，存储元件包括沿第一方向延伸以与所述多个电极交叉的第一图案和沿与第一方向正交的第二方向延伸以与所述多个半导体图案交叉的第二图案。
根据一个或多个示例实施例，三维半导体装置包括：电极结构，包括在基底上顺序堆叠的多个电极；多个层间绝缘层，分别在所述多个电极之间；半导体图案，穿透电极结构；第一图案，在电极和半导体图案之间，并在电极和层间绝缘层之间；第二图案，在半导体图案和层间绝缘层之间；第一图案的化学成分和电性质两者中至少之一与第二图案的化学成分和电性质中的对应者基本相同。
根据一个或多个示例实施例，三维半导体装置包括：选择结构，在半导体基底上，选择结构包括多条选择线、选择有源图案、选择栅极绝缘层，选择有源图案穿透选择线以接触半导体基底，选择栅极绝缘层在选择线和选择有源图案之间；存储结构，堆叠在选择结构上，存储结构包括多条字线、存储有源图案、存储栅极绝缘层，存储有源图案穿透字线以接触选择有源图案，存储栅极绝缘层在字线和存储有源图案之间，存储栅极绝缘层的至少一部分覆盖每条字线的相对的表面的至少一部分。
根据一个或多个示例实施例，制造三维半导体装置的方法包括如下步骤：形成包括在基底上与多个牺牲层交替地堆叠的多个模层的模结构；形成穿透模结构的开口；形成穿透模结构的开口；在模结构的在开口内部的内壁上顺序形成第一图案和半导体图案；通过去除牺牲层来形成在模层之间的凹进区域；在凹进区域中并在模层之间顺序形成第二图案和电极。
根据一个或多个示例实施例，制造三维半导体装置的方法包括如下步骤：在基底上形成模结构；形成穿过模结构和基底的表面的开口，从而在基底中形成凹进部，顺序形成第一层和第一半导体层，以覆盖模结构的在开口中的内壁和在凹进部中的基底；形成穿过第一半导体层和第一层的穿透凹部，以暴露基底的在凹进部中的表面；通过各向同性地蚀刻通过穿透凹部暴露的第一层来形成暴露基底的在凹进部中的侧壁的底切区域；在底切区域中形成第二半导体层，以连接基底和第一半导体层。
根据一个或多个示例实施例，一种制造三维半导体装置的方法包括如下步骤：在基底上形成多层结构；形成穿透多层结构并使基底的表面凹进的开口；在开口中顺序形成第一层和第一半导体层，以覆盖多层结构的内壁和凹进的基底；在第一半导体层的内壁上形成保护层分隔件；通过使用保护层分隔件作为蚀刻掩模顺序地各向同性蚀刻第一半导体层和第一层，来在开口中形成底切区域，以暴露凹进的基底的内壁；在底切区域中形成第二半导体层，以连接基底和第一半导体层。
附图说明
通过下面结合附图的简要描述，将更清楚地理解示例实施例。图1-图93表示如在此描述的非限制性的示例实施例。
图1-图11是示出根据本发明构思的示例实施例的制造三维半导体装置的方法的透视图；
图12-图21是示出根据本发明构思的示例实施例的制造三维半导体装置的方法的透视图；
图22-图24是示出根据参照图1-图11描述的本发明构思的示例实施例制造的三维半导体装置的透视图；
图25-图27是示出根据参照图22-图24描述的本发明构思的示例实施例制造的三维半导体装置的透视图；
图28-图43是示出根据本发明构思的示例实施例的信息存储层的结构的透视图；
图44-图46是示出根据示例实施例的三维半导体装置的剖视图；
图47和图48是根据示例实施例的三维半导体装置的透视图；
图49-图54是示出根据本发明构思的示例实施例的交叉结构的剖视图；
图55-图56是示出根据本发明构思的示例实施例的交叉结构的透视图；
图57-图66是参照图46和其他示例实施例描述的制造三维半导体装置的方法的剖视图；
图67是示出参照图64描述的示例实施例的剖视图；
图68和图69是用于比较根据本发明构思的示例实施例的三维半导体装置的剖视图；
图70-图82是示出根据本发明构思的示例实施例的制造底切区域(undercutregion)的方法的剖视图；
图83是示出参照图70-图82描述的三维半导体装置中的电流路径的剖视图；
图84-图90是示出根据本发明构思的示例实施例的制造底切区域的方法的剖视图；
图91是示出参照图84-图90描述的三维半导体装置中的电流路径的剖视图；
图92是根据本发明构思的示例实施例的配备有闪速存储装置的存储卡的框图；
图93是示出根据本发明构思的示例实施例的包括存储系统的信息处理系统的框图。
应该注意的是，这些附图意在示出在特定示例实施例中使用的方法、结构和/或材料的一般特性，并意在补充下面提供的文字描述。然而，这些附图不是成比例的，且可以不精确地反映任何给出的实施例的精确的结构型特性或性能特性，并不应被理解为限定或限制包括在示例实施例中的值或性质的范围。例如，为了清楚起见，可以缩小或夸大分子、层、区域和/或结构性元件的相对厚度和定位。在各种附图中对相似或相同的参考标号的使用意在指示存在相似或相同的元件或特征。
具体实施方式
现在，将在下文中参照示出了示例实施例的附图来更充分地描述本发明构思的示例实施例。然而，本发明构思的示例实施例可以许多不同的形式来实施，且不应该被理解为局限于在此提出的实施例；相反，提供这些实施例使本公开将是彻底的和完全的，并将使示例实施例的构思充分地传达给本领域的技术人员。在附图中的相同的标号表示相同的元件，因此，将省略对它们的描述。
应该理解的是，当将元件称为“连接”或“结合”到另一元件时，它可以直接连接到另一元件，或者可以存在中间元件。相反，当将元件称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。相同的标号始终指示相同的元件。如这里所使用的，术语“和/或”表示相关所列项中的一种或多种的任意组合和所有组合。用于描述元件或层的其他词语应以相同的方式进行解释(例如，“在......之间”与“直接在......之间”、“相邻”与“直接相邻”、“在......上”与“直接在......上”)。
应该理解的是，尽管在这里可使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分并不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
为了方便描述，在这里可以使用空间相对术语(例如，“在......下面”“在......下方”、“下面的”、“在......上方”和“上面的”等)来描述如附图中示出的一个元件或特征与其他元件或特征的关系。应该理解的是，空间相对术语意在包括除附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其他元件或特征“下方”或“下面”的元件将随后被定位为“在”其他元件或特征“上方”。因此，示例性术语“在......下方”可以包括“在......上方”和“在......下方”两个方位。可将装置另外定位(旋转90度或者在其他方位)，并相应地解释这里使用的空间相对描述符。
这里使用的术语仅出于描述特定实施例的目的，且没有意在限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，如这里所使用的，术语“包含”和/或“包括”表示存在所述特征、整体、步骤、操作、元件和/或组件，且不排除存在或添加一个或多个其他的特征、整体、步骤、操作、元件、组件和/它们的组。
在这里参照作为示例实施例的理想的实施例(和中间结构)的示意图的剖视图来描述本发明构思的示例性实施例。由此，预料会出现由例如制造技术和/或公差造成的示图的形状的变化。因此，本发明构思的示例实施例不应该被理解为限于这里示出的区域的特定形状，而是可包括例如由制造引起的形状上的偏差。例如，示出为矩形的注入区可在其边缘处具有倒圆的或者弯曲的特征和/或具有注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样，由注入形成的埋区可导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状没有意图示出装置的区域的真实形状，并不意图限制示例实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思相一致的意思，而不是理想地或者过于正式地解释它们的意思。
根据本发明构思的示例实施例的三维半导体装置可以包括单元阵列区域、外围电路区域、感测放大区域、解码电路区域、连接区域。多个存储单元以及用于电连接到所述多个存储单元的位线和字线可以位于单元阵列区域中。用于驱动所述多个存储单元的电路可以在外围电路区域中，用于读取存储在所述多个存储单元的信息的电路可以在感测放大区域中。连接区域可以在单元阵列区域和解码电路区域之间，用于电连接字线和解码电路区域的布线结构可以在字线和解码区域之间。
下文中，将主要描述与三维装置的单元阵列区域部分相关的技术特征。另外，在2009年12月18日提交的第2009-0126854号韩国专利申请、在2010年2月18日提交的第2010-0014751号韩国专利申请、在2010年1月22日提交的第2010-0006124号韩国专利申请、在2009年10月19日提交的第2009-0099370号韩国专利申请、在2009年6月8日提交的第12/480,399号美国专利申请可公开与单元阵列区域和其他区域(例如，周边区域或连接区域)相关的技术特征。在此包括在第2009-0126854号韩国专利申请、第2010-0014751号韩国专利申请、第2010-0006124号韩国专利申请、第2009-0099370号韩国专利申请、第12/480,399号美国专利申请中公开的全部内容，以作为本申请的一部分。
此外，第2010-0006124号韩国专利申请可公开通过重复地形成存储器结构而得到的多层存储器结构，其公开通过引用全部包含于此。即，在本发明构思的一些实施例中，使用在第2010-0006124号韩国专利申请中公开的方式，可以通过重复地堆叠存储器结构来形成多层存储器结构，这将在下面的描述中进行说明。
图1-图11是示出根据本发明构思的示例实施例的制造三维半导体装置的方法的透视图。参照图1，可以在基底10上形成模结构100。基底10可以为例如具有半导体性质的材料，绝缘材料、半导体、导体和/或覆盖有绝缘材料的这些材料中的一种或多种。例如，基底10可以是硅晶片。根据示例实施例，基底可以包括由另一层和/或结构支撑的一个或多个层。例如，半导体基底可以包括在具有半导体性质的材料、绝缘材料、半导体、导体、和/或被绝缘材料覆盖的这些材料中的一种或多种上的半导体层。
根据示例实施例，可以在基底10和模结构100之间设置包括至少一个晶体管的底部结构(未示出)。在下面的描述中，为了更容易地理解本发明构思的示例性实施例，将在模结构100直接形成在基底10上的情况下对示例实施例进行描述。然而，本发明构思的示例实施例不限于此。
模结构100可以包括：绝缘层组120，包括多个绝缘层(例如，绝缘层121-129)；牺牲层组130，包括多个牺牲层(例如，牺牲层131-138)。可以交替地堆叠绝缘层121-129和牺牲层131-138。牺牲层组130可以包含相对于绝缘层组120具有蚀刻选择性的至少一种材料。绝缘层组120可以包括在牺牲层材料蚀刻剂的作用下以比牺牲层组130的材料的蚀刻速率相比更缓慢的速度被蚀刻的材料。
蚀刻选择性可以被量化地表示为牺牲层组130的材料的蚀刻速度与绝缘层组120的材料的蚀刻速度的比。根据示例实施例，牺牲层130可以为相对于绝缘层组120的一种或多种材料提供1∶10至1∶200(例如，1∶30至1∶100)的蚀刻选择性的一种或多种材料。例如，绝缘层组120可以为氧化硅和氮化硅中的至少一种，牺牲层组130可以为硅、氧化硅、碳化硅和氮化硅中的至少一种。牺牲层组130的材料可以被选择为与绝缘层组120的材料不同。在下面的描述中，为了更容易地理解本发明构思的示例实施例，将相对于氧化硅绝缘层组120和氮化硅牺牲层组130来描述示例实施例。然而，示例实施例不限于氧化硅和氮化硅，且每个层组不限于单一的材料。
根据示例实施例，可以以基本相同的厚度来形成牺牲层131-138。绝缘层121-129的厚度可以不是基本相同的。例如，在绝缘层组120中，绝缘层121可以比牺牲层131-138中的每个牺牲层薄。绝缘层123和绝缘层128可以比牺牲层131-138中的每个牺牲层厚。绝缘层组120的绝缘层122、124-127、129中的每个绝缘层的可以比牺牲层131-138中的任意牺牲层的厚度厚、比牺牲层131-138中的任意牺牲层的厚度薄、或与牺牲层131-138中的任意牺牲层的厚度基本相同。然而，可以与附图中不同地修改绝缘层121-129的厚度，可以不同地修改构成模结构100的层的数量。
以下，为了进行容易地说明，在附图中，将把绝缘层组120的绝缘层121-129中的每个绝缘层作为绝缘层120进行描述并描绘，将把牺牲层组130的牺牲层131-138中的每个牺牲层作为牺牲层130进行描述并描绘。
参照图2和图3，可以将开口105形成为穿透模结构100。可以将垂直层150形成为共形地覆盖开口105的内壁。垂直层150可以从开口105水平地延伸，以覆盖模结构100的顶表面。根据示例实施例，可以以例如孔的形状来形成开口105。可以这样的形状来形成每个开口105，其中，该形状的深度可以为该形状的宽度的至少五倍大(例如，纵横比为5)。根据示例实施例，可以在基底10的顶表面(即，xy平面)上二维地形成开口105。例如，每个开口105可以为与其他开口105沿x方向和y方向分离的隔离区域。
形成开口105的步骤可以包括在模结构100上形成限定开口105的位置的掩模图案，并且例如将该掩模图案作为蚀刻掩模来各向异性地蚀刻模结构100。因为模结构100可以包括两种不同的层，所以开口105的侧壁自从基底10的顶表面起可以不是完全均匀的。例如，随着开口105更靠近基底10的顶表面，开口105的宽度可以减小。开口105的这样的宽度不均匀可以导致在三维布置的晶体管的操作特性方面出现不均匀性。对这样的不均匀性和改善这样的不均匀性的方法的详细描述可公开在第12/420,518号美国专利申请中，其全部内容作为本申请的一部分被包含于此。
可以在基底10上直接形成模结构100。如所示出的，可以将开口105形成为暴露基底10的顶表面。在开口105下方的基底10可以因在模结构100的各向异性蚀刻期间的过蚀刻而凹进。垂直层150可以包括一个薄层或多个薄层。例如，垂直层150可以包括用作电荷捕获式非易失性存储器晶体管的存储元件的至少一个薄层。本发明构思的示例实施例可以根据垂直层150的薄层而进行不同地分类。
参照图4，可以在开口105的每个内壁上形成垂直图案155和半导体分隔件165。形成垂直图案155和半导体分隔件165的步骤可以包括形成共形地覆盖带有垂直层150的孔105的第一半导体层(未示出)，并各向异性地蚀刻第一半导体层和垂直层150，以暴露基底10的在开口105的底部处的顶表面和模结构100的顶表面。垂直图案155和半导体分隔件165可以为垂直层150和第一半导体层在各向异性蚀刻之后保留的部分，且可以以例如具有敞开的端部的柱形来形成垂直图案155和半导体分隔件165。基底10的被半导体分隔件165暴露的顶表面可以因在第一半导体层的各向异性蚀刻期间的过蚀刻而凹进。
在第一半导体层和垂直层150的各向异性蚀刻期间，可以没有完全蚀刻掉在半导体分隔件165下方的垂直层150，垂直图案155可以包括在半导体分隔件165的顶表面和基底10的顶表面之间的底部。示例实施例可以包括使用半导体分隔件165作为蚀刻掩模来蚀刻垂直图案155的暴露的表面的步骤。如图24中所示，可以在半导体分隔件165下方形成底切区域，垂直图案155的长度可以短于半导体分隔件165的长度。
可以通过各向异性地蚀刻第一半导体层和垂直层150来暴露模结构100的顶表面。垂直图案155和半导体分隔件165中的每个可以位于开口105中。可以在xy平面上二维地布置垂直图案155和半导体分隔件165。
第一半导体层可以为使用例如原子层沉积(ALD)和化学气相沉积(CVD)中的一种形成的硅层(例如，多晶硅层)。可以将第一半导体层的厚度形成为具有在从开口105的宽度的大约1/50至开口105的宽度的大约1/5的范围。可以使用外延技术(epitaxialtechnique)形成第一半导体层。于2010年2月2日递交的第2010-0009628号韩国专利申请可公开了外延技术，其公开通过引用被全部包含于此。根据本发明构思的示例实施例，第一半导体层可以为例如有机半导体层和碳纳米结构中的一种。
参照图5和图6，可以在包括垂直图案155和半导体分隔件165的结构上形成(例如，顺序沉积)第二半导体层170和埋置绝缘层180。第二半导体层170可以为使用例如ALD和/或CVD形成的硅层(例如，多晶硅层)。根据示例实施例，可以将第二半导体层170共形地形成为具有没有完全填埋开口105的厚度。第二半导体层170可以在开口105中限定孔105a。
可以将埋置绝缘层180形成为填充孔105a，并且埋置绝缘层180可以包括由例如使用旋涂式玻璃法(SOG，spin-on-glass)形成的绝缘材料和/或氧化硅层。根据示例实施例，(例如，在形成埋置绝缘层180之前，)可以在包括氢和/或重氢的气氛下执行用于热处理包括第二半导体层170的结构的氢退火步骤。在氢退火期间，可以校正和/或减少半导体分隔件165和第二半导体层170中的晶体缺陷。
根据发明构思的示例实施例，可以将第二半导体层170形成为填充形成有半导体分隔件165的开口105，且可以省略形成埋置绝缘层180的步骤，如图23和图24中所示。参照图7，可以形成穿透模结构100并暴露牺牲层130和绝缘层120的侧壁的沟200。沟200可以与开口105分离并在开口105之间横越。
形成沟200的步骤可以包括在模结构100上和/或在埋置绝缘层180上形成蚀刻掩模，并各向异性地蚀刻在蚀刻掩模下方的层，以例如暴露基底10的顶表面。可将第二半导体层170和埋置绝缘层180图案化，以在模结构100上方限定沟200的顶部入口。在沟200下方的基底10可以因在各向异性蚀刻位于蚀刻掩模下方的层期间的过蚀刻而凹进。因为可以通过蚀刻相同的层来形成开口105和沟200，所以与开口105类似，越是靠近基底10的顶表面，沟可以越是狭窄(例如，可以具有减小的宽度)。沟200的这样的不均匀的宽度可以导致在三维布置的晶体管的操作特性方面出现不均匀性。对这样的不均匀性和改善这样的不均匀性的方法的详细描述可公开在第12/420,518号美国专利申请中，其全部内容作为本申请的一部分被包含于此。
根据示例实施例，可以在每个开口105的两侧处形成一对沟200。具有同一y坐标且沿x轴布置的开口105的数量可以与沟200的数量基本相等。然而，本发明构思的示例实施例不限于此，具有同一y坐标且沿x轴布置的开口的数量可以与沟的数量不同。例如，在2009年12月18日提交的第2009-0126854号韩国专利申请公开了关于沟相对于开口的相对布置的实施例，在此包括其全部内容，以作为本申请的一部分。
参照图8，通过选择性去除暴露的牺牲层130，可以在绝缘层120之间形成凹进区域210。凹进区域210可以为自沟200起横向延伸的缝隙区域，可以将凹进区域210形成为暴露垂直图案155的侧壁。凹进区域210的外边界可以由绝缘层120和沟200限定，其中，所述沟200在该外边界的一侧处。凹进区域210的内边界可以由垂直图案155限定，其中，所述垂直图案155垂直设置在该内边界处。形成凹进区域210的步骤可以包括使用例如相对于绝缘层120和垂直图案155具有蚀刻选择性的蚀刻剂和/或蚀刻工艺来水平地蚀刻牺牲层130。例如，如果牺牲层130是氮化硅层、绝缘层120是氧化硅层，可以使用包含磷酸的蚀刻剂来执行水平蚀刻。
参照图9，形成填充凹进区域210的水平结构HS。水平结构HS可以包括覆盖凹进区域210的内壁的水平图案220和填充剩余空间的导电图案230。形成水平结构HS的步骤可以包括形成(例如，顺序形成)水平层和导电层(未示出)以填充凹进区域210，并去除在沟200中的导电层，从而导电图案230在凹进区域210中保留。水平层或水平图案220可以为一个薄层和/或多个薄层(例如，与垂直层150相似)。根据示例实施例，水平图案220可以包括电荷捕获式非易失性存储器晶体管的阻挡介电层。本发明构思的示例实施例可以根据用作垂直层150和水平图案220的薄层而进行不同地分类。
可以将导电层形成为填充由水平层覆盖的凹进区域210。沟200可以被导电层完全地和/或部分地填充。导电层可以包括例如掺杂的硅、金属材料、金属氮化物层和/或金属硅化物。例如，导电层可以包括氮化钽层和/或钨。根据示例实施例，可以将导电层形成为共形地覆盖沟200的内壁，且形成导电图案230的步骤可以包括使用例如各向同性蚀刻来去除沟200中的导电层。根据示例实施例，可以将导电层形成为填充沟200，且形成导电图案230的步骤可以包括例如对沟200中的导电层进行各向同性蚀刻。
根据本发明构思的示例实施例，对于闪速存储器，可以形成杂质区域240。可以通过离子注入工艺形成杂质区域240，可以在通过沟200暴露的基底10中形成杂质区域240。杂质区域240的导电类型可以与基底10的导电类型不同。基底10的接触第二半导体层170的区域(下文中称为接触区域)的导电类型可以与基底10的导电类型相同。杂质区域240与基底10和/或第二半导体层170可以形成P-N结。根据示例实施例，多个杂质区域240可以彼此连接，并可以处于等电势状态。根据示例实施例，多个杂质区域240可以处于不同的电势，并可以彼此电隔离。根据示例实施例，杂质区域240可以为包括不同的杂质区域的多个分离的源极组，所述源极组可以彼此电隔离，从而处于不同的电势。
参照图10，可以将电极分离图案250形成为填充沟200。形成电极分离图案250的步骤可以包括在包括杂质区域240的结构上形成电极分离层(未示出)，并进行蚀刻以暴露模结构100的顶表面。电极分离层可以由例如氧化硅层、氮化硅层、氧氮化硅层中的至少一种形成。可以使用平坦化技术来执行蚀刻步骤，例如，化学-机械抛光技术和/或回蚀刻技术。埋置绝缘层180和第二半导体层170可以在每个开口105中形成埋置图案185和半导体主体部分175。
根据本发明构思的示例实施例，可以在基底10上二维地形成穿透模结构100的多个垂直结构VS。每个垂直结构VS可以包括垂直图案155、半导体分隔件165、半导体主体部分175和/或埋置图案185。可以通过开口105来限定垂直结构VS的位置。
参照图11，可以在每个垂直结构VS上形成上部塞260，可以在上部塞260上形成上部布线270，从而连接垂直结构VS和上部布线270。根据示例实施例，半导体分隔件165和半导体主体部分175的顶部区域可以包括上部杂质区域(未示出)。上部杂质区域的底部可以高于水平结构HS的最上部的层的顶表面。可以以与半导体分隔件165的在上部杂质区域下方的部分的导电类型不同的导电类型对上部杂质区域掺杂。上部杂质区域及其底部区域可以形成二极管。根据示例实施例，上部塞260可以为例如掺杂的硅和/或金属材料。
根据示例实施例，上部塞260可以为例如导电类型与半导体分隔件165和半导体主体部分175的导电类型不同的硅层。上部塞260可以与半导体分隔件165和半导体主体部分175形成P-N结。每条上部布线270可以通过上部塞260电连接到半导体分隔件165和半导体主体部分175，并可以横过水平结构HS。根据NAND闪速存储器的示例实施例，上部布线270可以用作接触多个单元串的一端的位线。
图12至图21是示出根据本发明构思的示例实施例的制造三维半导体装置的方法的透视图。为了简要起见，可以在下面的描述中省略与参照图1-图11描述的示例实施例的元件基本相同的元件。参照图1和图12，可以形成穿透模结构100的开口106。根据示例实施例，开口106的一部分可以例如为六面体形状，其中，投影在xy平面上的截面与投影在xz平面上的截面的纵横比可以大于大约5。开口106沿y方向和z方向的长度可以为开口沿x方向的长度的大约五倍。
参照图13，可以形成(例如，顺序形成)覆盖每个开口106的内壁的预备垂直图案154和预备半导体分隔件164。可以形成垂直层(未示出)和第一半导体层(未示出)，以覆盖开口106的内壁。可以例如各向异性地蚀刻第一半导体层，以暴露基底10的在开口106的底部处的顶表面。基底10的通过预备半导体分隔件164暴露的顶表面可以因在第一半导体层的各向异性蚀刻期间的过蚀刻而凹进。垂直层可以包括一个薄层和/或多个薄层。本发明构思的示例实施例可以根据垂直层的薄层而进行不同地分类。
参照图14和图15，可以在包括预备垂直图案154的结构上形成(例如，顺序形成)第二半导体层170和串限定掩模182。第二半导体层170可以为例如使用例如ALD和/或CVD形成的硅(例如，多晶硅)层。串限定掩模182可以包括使用旋涂式玻璃法(SOG，spin-on-glass)形成的绝缘材料和/或氧化硅层。形成串限定掩模182的步骤可以包括在包括第二半导体层170的结构上形成串分离层(未示出)以填充开口106，并将串分离层图案化从而横过开口106。图案化串分离层的步骤可以包括例如使用相对于第二半导体层170具有蚀刻选择性的蚀刻剂各向异性地蚀刻串分离层。根据示例实施例，可以执行图案化串分离层的步骤一直达到开口106的底部，以暴露第二半导体层170。
每个串限定掩模182可以包括横过开口106的顶部的上部图案182a和从上部图案182a开始向下延伸以部分填充开口106的延伸图案182b。可以暴露第二半导体层170的在延伸图案182b之间的沿y方向的表面。可以将延伸图案182b形成为暴露第二半导体层170的在延伸图案182b之间的侧壁和底表面。参照图16，通过将串限定掩模182用作蚀刻掩模，可以将第二半导体层170和预备半导体分隔件164图案化(例如，顺序图案化)。图案化步骤可以包括例如使用相对于预备垂直图案154具有蚀刻选择性的蚀刻剂各向同性地蚀刻第二半导体层170和预备半导体分隔件164。
根据示例实施例，可以在图案化步骤期间蚀刻预备垂直图案154，并可以暴露模结构100的侧壁。可以将预备垂直图案154水平地分开，以形成二维布置的垂直图案155。可以将预备半导体分隔件164水平地分开，以形成二维布置的半导体分隔件165。在串限定掩模182和模结构100之间，可以在基底10上形成二维地布置的垂直图案155和半导体分隔件165。第二半导体层170可以形成水平地分开的第二半导体图案174。第二半导体图案174可以包括在半导体分隔件165和串限定掩模182之间的半导体主体部分175。
根据示例实施例，预备垂直图案154可以保留在开口106的内壁上。可以执行图案化工艺，使得模结构100的侧壁不暴露。图27是示出根据示例实施例的结构的一部分的透视图。如果垂直层包括多个薄层，则垂直结构的一些薄层和/或预备垂直图案154可以保留在开口106的内壁上。
参照图17和图18，可以形成串分离层ISO以填充在掩模182之间的开口106。可以形成穿透模结构100的沟200，以暴露牺牲层130和绝缘层120的侧壁。串分离层ISO可以由一种或多种绝缘材料形成。可以将串分离层ISO的形状形成为与串限定掩模182的形状相似。每个串分离层ISO可以包括水平地横过开口106的上部分隔图案和从上部分隔图案开始向下延伸以填充开口106的延伸图案(未示出)。
可以将沟200形成为例如横过在开口105之间，如参照图9所描述的。通过沟200，可以将第二半导体图案174的半导体主体部分175彼此分开，并可以将串限定掩模182的延伸图案182b彼此分开。类似于垂直图案155和半导体分隔件165，可以在基底10上二维地布置半导体主体部分175。多个垂直结构VS和在所述多个垂直结构VS之间的多个串分离层ISO可以在一个开口106中。每个垂直结构VS可以包括一个半导体主体部分175，一对垂直图案155、一对半导体分隔件165。垂直结构VS还可以包括延伸图案182b。
参照图19，可以通过选择性地去除暴露的牺牲层130来在绝缘层120之间形成凹进区域210。参照图20，可以将水平结构HS形成为填充凹进区域210。例如，可以如参照图8和图9所描述地形成凹进区域210和水平结构HS。水平结构HS可以包括覆盖凹进区域210的内壁的水平图案220和/或填充凹进区域210的剩余空间的导电图案230。可以在通过沟200暴露的基底10中形成杂质区域240。
参照图21，可以形成电极分离图案250、上部塞260和上部布线270。可以将电极分离图案250形成为填充沟200。每个上部塞260可以连接到每个垂直结构VS，可以将上部布线270形成为连接到上部塞260。可以例如如参照图10和图11所描述地形成电极分离图案250、上部塞260和上部布线270。
将参照图22-图27描述本发明构思的示例实施例的三维半导体装置。为了降低附图的复杂性并为了提供对于本发明构思的示例实施例的更好的理解，可以省略三维半导体装置的一些元件。了解示例实施例的本领域普通技术人员将理解可以从对制造方法的描述和附图中省略哪些元件。另外，为了进行简要地描述，可以省略对先前描述过的元件的重复描述。因为可以通过上述的制造方法的变形和其他不同的制造方法来制造这里描述的三维半导体装置，所以公开的制造方法的所有描述过的元件可以不是必须被明确地包括在三维半导体装置的描述中的。
图22-图24是示出根据参照图1-图11描述的本发明构思的示例实施例制造的三维半导体装置的透视图。参照图22，水平结构HS可以三维地布置在基底10上(例如，可以沿z方向布置多于一个的元件)，垂直地穿透水平结构HS的垂直结构VS可以二维地布置在基底10上(例如，可以沿z方向布置单个元件)。每个水平结构HS可以包括导电图案230和水平图案220。导电图案230可以布置为具有与基底10的顶表面(例如，xy平面)平行的主轴。被垂直结构VS穿过的多个开口105可以在导电图案230中。水平图案220可以在导电图案230和垂直结构VS之间。水平图案220可以覆盖导电图案230的内壁和/或开口105的内壁。根据示例实施例，水平图案220可以从开口105开始水平地延伸，以覆盖导电图案230的顶表面和底表面。
导电图案230可以包括例如掺杂的硅、金属材料、金属氮化物层和/或金属硅化物中的至少一种。例如，导电图案230可以包括氮化钽层和/或钨。水平图案220可以为一个薄层和/或多个薄层。根据示例实施例，水平图案220可以包括例如用作电荷捕获式非易失性存储器晶体管的存储元件的阻挡绝缘层。
每个垂直结构VS可以包括连接到基底10的顶表面的半导体图案SP以及在半导体图案SP和水平结构HS之间的垂直图案155。根据示例实施例，半导体图案SP可以包括半导体分隔件165和半导体主体部分175。半导体分隔件165可以为具有敞开的顶部入口和底部入口的筒形。半导体主体部分175可以为覆盖半导体分隔件165的内壁和基底的顶表面的杯形。因为半导体主体部分175可以具有没有完全填充开口105的厚度，所以孔105a可以形成在半导体主体175中。根据示例实施例，孔105a可以被埋置图案185填充。
垂直图案155可以为具有敞开的顶部入口和底部入口的筒形，并可以包括在半导体分隔件165下方延伸的底部。垂直图案155可以从在半导体图案SP和水平结构HS之间的区域开始垂直地延伸，以覆盖一个半导体图案SP的整个外壁。垂直图案155可以为围绕一个半导体图案SP的单个体。
根据示例实施例，半导体图案SP可以为具有半导体性质的材料。例如，半导体分隔件165和半导体主体部分175中的每个可以为多晶硅、有机半导体层和/或碳纳米结构。垂直图案155可以包括一个薄层和/或多个薄层。根据示例实施例，垂直图案155可以包括例如用作电荷捕获式非易失性存储器晶体管的存储元件的隧道绝缘层。
水平结构HS和垂直结构VS可以限定在它们之间的局部的交叉区域、与所述交叉区域垂直相邻的垂直相邻区域、与所述交叉区域水平相邻的水平相邻区域。垂直相邻区域可以为垂直结构VS的在水平结构HS之间的侧壁，水平相邻区域可以为水平结构HS的设置在垂直结构VS之间的表面。根据本发明构思的示例实施例，水平图案220和垂直图案155可以在交叉区域上，水平图案220可以延伸到水平相邻区域，垂直图案155可以延伸到垂直相邻区域。
参照图23，半导体主体部分175可以充分地和完全地填充包括半导体分隔件165的开口105。根据示例实施例，空隙可以形成在半导体主体部分175中，且半导体主体部分可以没有填满开口105。在经历结晶结构改变步骤(例如，包括激光退火步骤的外延技术)之后，半导体主体部分175和/或半导体分隔件165的晶体结构可以与通过CVD形成的多晶硅的晶体结构不同。例如，半导体主体部分175和/或半导体分隔件165可以包括晶粒尺寸不同的底部区域和顶部区域。根据示例实施例的半导体主体部分175和/或半导体分隔件165可以为相同或不同的晶体结构。
参照图24，垂直图案155的长度可以小于半导体分隔件165的长度。在半导体分隔件165的下方，可以具有在垂直图案155的底表面上的底切区域77。这样的结构可以通过使用半导体分隔件165作为蚀刻掩模各向同性地蚀刻垂直图案155的底部区域来得到。底切区域可以被半导体主体区域175填充。
图25-图27是示出根据参照图12-图21描述的本发明构思的示例实施例的制造的三维半导体装置的透视图。为了进行简要的描述，可以省略对先前参照图12-图21描述过的元件的重复描述。参照图25，水平结构HS可以三维地布置在基底10上，垂直结构VS可以在水平结构HS之间。垂直结构VS可以相对于基底10被二维地布置，并可以设置为面对水平结构HS的侧壁。
每个水平结构HS可以包括导电图案230和水平图案220。导电图案230的主轴可以具有与顶表面平行的直线形状。水平图案220可以在导电图案230和垂直结构VS之间，并可以水平地延伸，以为覆盖导电图案230的顶表面和底表面。导电图案230的与垂直结构VS分开的一个侧壁可以不被水平图案220覆盖。水平图案220的投影在xz平面上的截面可以具有ㄈ形或U形。
每个垂直图案VS可以包括连接到基底10的顶表面的半导体图案SP和在半导体图案SP和水平结构HS之间的垂直图案155。根据示例实施例，一个垂直结构VS的一个半导体图案SP可以包括一对半导体分隔件165和在该一对半导体分隔件165之间的半导体主体部分175。
半导体主体部分175可以包括垂直地越过水平结构HS的成对的侧壁和连接所述侧壁的底表面的底部。半导体主体部分175可以包括马蹄形部分。每个半导体分隔件165可以包括例如在半导体主体部分175的侧壁和垂直图案155之间的六面体形部分。半导体分隔件165和半导体主体部分175的侧壁的x方向厚度可以小于一对水平相邻的导电图案230之间的间距。如图15中所示，串限定掩模182的延伸图案182b可以设置在半导体主体部分175的侧壁之间。
垂直图案155可以为例如六面体形，但x方向厚度可以小于一对水平相邻的导电图案230之间的间距。垂直图案155可以为例如拉长的板形。垂直图案155可以水平延伸，以具有在半导体分隔件165下方的底部，且垂直图案155可以垂直地并连续地延伸，以完全覆盖半导体分隔件165的一个侧壁。参照图26和图27，半导体主体部分175可以充分地和完全地填充包括半导体分隔件165的开口106。根据示例实施例，不连续的界面和/或空隙可以形成在半导体主体部分175中。如参照图23所描述的，在经历结晶结构改变步骤(例如，包括激光退火步骤的外延技术)之后，半导体主体部分175和/或半导体分隔件165晶体结构可以与通过CVD形成的多晶硅的晶体结构不同。
参照图27，垂直图案155可以包括水平延伸部分155e。水平延伸部分155e可以在水平相邻的半导体主体部分175之间，以接触串分离层ISO的侧壁。根据涉及电荷捕获式非易失性存储装置的示例实施例，垂直图案155可以包括隧道绝缘层TIL和电荷存储层CL以及/或者覆盖层CPL。根据示例实施例，水平延伸部分155e可以包括隧道绝缘层TIL和电荷存储层CL二者。根据示例实施例，水平延伸部分155e可以仅包括覆盖层CPL，电荷存储层CL和隧道绝缘层TIL可以被串分离层ISO水平地分开。可以例如通过使用参照图16和图17所描述的制造方法来实现这样的分开。
图28-图43是示出根据本发明构思的示例实施例的信息存储层的结构的透视图。根据电荷捕获式非易失性存储装置的示例实施例，水平图案220和垂直图案155可以为存储单元晶体管的信息存储层的一部分。构成每个水平图案220和垂直图案155的薄层的数量和类型可以变化，基于这样的差异，本发明构思的示例实施例可以被分类为若干示例实施例。例如，本发明构思的涉及信息存储层的示例实施例可以如在下面的表1中被分类。
表1
根据闪速存储器的示例实施例，信息存储层可以包括隧道绝缘层TIL、电荷存储层CL、第一阻挡绝缘层BIL1(例如，如表1中和图28-图43中所示)。根据示例实施例，信息存储层可以包括在第一阻挡绝缘层BIL1和导电图案230之间的第二阻挡绝缘层BIL2。信息存储层可以包括设置在电荷存储层CL和第一阻挡绝缘层BIL1之间的覆盖层CPL。信息存储层的各层可以使用提供例如优良的和/或改进的阶段化应用的沉积技术(例如，CVD和/或ALD技术)来形成。
垂直结构VS可以包括隧道绝缘层TIL，水平结构HS可以包括第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2中的至少一个。根据示例实施例(例如，如图28、图29、图31、图33-图37、图39、图41-图43中所示)，垂直结构VS可以包括电荷存储层CL。根据示例实施例(例如，如图30、图32、图38、图40中所示)，水平结构HS可以包括电荷存储层CL。如果垂直结构VS包括电荷存储层CL(例如，如图28、图33-图36、图41-图43中所示)，则垂直结构VS可以包括覆盖层CPL。垂直结构VS和水平结构HS可以直接接触，且可以不包括覆盖层CPL(例如，如图29、图31、图37、图39中所示)。
覆盖层CPL的侧壁厚度可以是不均匀的。例如，在形成凹进区域210期间，覆盖层CPL的与水平结构HS相邻的侧壁可以水平凹进。覆盖层CPL的在水平结构HS之间的区域b(或垂直相邻区域)的厚度可以厚于在与水平结构HS相邻的区域a(或沟道区域)(例如，如图33和图41中所示)。覆盖层CPL可以局部地保留在垂直相邻区域b上，水平结构HS可以直接接触电荷存储层CL的在沟道区域a中的侧壁(例如，如图34和图42中所示)。覆盖层CPL的侧壁厚度可以是基本均匀的(例如，如图28和图36中所示)。
根据示例实施例，水平结构HS可以包括第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2(例如，如在图31、图32、图35、图39、图40、图43中所示)。电荷存储层CL可以是具有充裕的阱位的一个或多个绝缘层和/或具有纳米颗粒的一个或多个绝缘层，且电荷存储层CL可以例如通过CVD和/或ALD来形成。例如，电荷存储层CL可以包括捕获绝缘层以及/或者具有浮置栅电极和/或导电纳米点的绝缘层中的一种。电荷存储层CL可以包括氮化硅层、氧氮化硅层、富硅氮化物层、纳米结晶硅层和/或层叠的捕获层。
隧道绝缘层TIL可以为带隙比电荷存储层CL的带隙高的材料中的一种，并可以通过例如CVD和/或ALD形成。例如，隧道绝缘层TIL可以为氧化硅层。隧道绝缘层TIL可以经历在沉积工艺之后执行的热处理。热处理工艺可以为例如快速热氮化(RTN)工艺和/或在包含氮和/或氧的气氛中的退火工艺。
第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2可以为不同的材料，它们之一可以为带隙小于隧道绝缘层TIL的带隙并大于电荷存储层CL的带隙的材料中的一种。第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2可以通过例如CVD和/或ALD形成。第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2中的至少一个可以通过湿氧化来形成。根据示例实施例，第一阻挡绝缘层BIL1可以为高k介电层(例如，氧化铝层和/或氧化铪层)中的一种。第二阻挡绝缘层BIL2可以为例如介电常数小于第一阻挡绝缘层BIL1的介电常数的材料。根据示例实施例，第二阻挡绝缘层BIL2可以为高k介电层，第一阻挡绝缘层BIL1可以为介电常数小于第二阻挡绝缘层BIL2的介电常数的材料。根据示例实施例，可以在电荷存储层CL和导电图案230之间包括第三阻挡绝缘层(未示出)。
覆盖层CPL可以为相对于电荷存储层CL和/或牺牲层130具有蚀刻选择性的材料。例如，如果牺牲层130是氮化硅层，则覆盖层CPL可以为氧化硅层。在去除牺牲层130以形成凹进区域210的工艺期间，覆盖层CPL可以为蚀刻阻止层，以防止和/或减轻电荷存储层CL的蚀刻损伤。如果覆盖层CPL可以剩余在导电材料230和电荷存储层CL之间(例如，如图28、图33、图35、图36、图41、图43中所示)，则覆盖层CPL可以为用于防止存储在电荷存储层CL中的电荷泄漏(例如，反向隧穿(back-tunneling))的材料。例如，覆盖层CPL可以为氧化硅层和高k介电层中的一种。
图44-图46是示出根据示例实施例的三维半导体装置的剖视图。参照图44-图46，至少一个上选择线USL可以在上部布线270和水平结构HS之间。上选择线USL可以为控制通过上部布线270和半导体图案SP的电流的流动的上部选择晶体管的栅电极。上部选择晶体管可以为金属氧化物半导体场效应晶体管(MOSFET)，并可以包括在上选择线USL和半导体图案SP之间的上部栅极绝缘层UGI。为了控制电流流动，上选择线USL可以沿与上部布线270相交的方向(例如，与水平结构HS和/或导电图案230平行的方向)布置。
根据示例实施例，可以通过与形成水平结构HS的导电图案230的工艺不同的工艺形成上选择线USL。根据示例实施例，上选择线USL和导电图案230可通过相同的工艺并可以由基本相同的材料形成。根据示例实施例，可以通过与形成水平图案220的工艺和形成垂直图案155的工艺中的一种工艺相同的工艺形成上部栅极绝缘层UGI，从而上部栅极绝缘层UGI的材料和厚度可以与水平图案220和垂直图案155中的一个的材料和厚度相同。上部栅极绝缘层UGI可以包括水平图案220和/或垂直图案155中的一个的薄层。根据示例实施例，可以通过与水平图案220和垂直图案155的制造工艺不同的制造工艺来分开地形成上部栅极绝缘层UGI。
参照图45和图46，上部半导体图案USP可以在上部布线270和半导体图案SP之间，上选择线USL可以在上部半导体图案USP周围。根据示例实施例，上部半导体图案USP的导电类型可以与半导体图案SP的导电类型相同。衬垫(pad)可以在半导体图案USP和上部塞260之间。参照图46，至少一层的下部选择线LSL可以在基底10和水平结构HS之间。下部半导体图案LSP可以在基底10和半导体图案SP之间，下选择线LSL可以在下部半导体图案LSP周围。下选择线LSL可以为控制通过杂质区域240和半导体图案SP的电流的流动的下部选择晶体管的栅电极。下部栅极绝缘层LGI(或下部栅极绝缘层)可以设置在下选择线LSL和下部半导体图案LSP之间。
图47和图48是示出根据示例实施例的三维半导体装置的透视图。参照图47和图48，接触杂质区域240的垂直导电板255可以在沟200中。为了在垂直导电板255和导电图案230之间进行电分离，沟分隔件245可以在沟200的侧壁上。垂直导电板255可以为导电材料(例如，诸如钨的金属材料中的至少一种)。阻挡金属层(例如，金属氮化物(未示出))和/或硅化物层(未示出)可以在杂质区域240和垂直导电板255之间。沟分隔件245可以由绝缘材料(例如，氧化硅层)形成。
可以在如参照图9和图20所描述地形成杂质区域240之后形成垂直导电板255和沟分隔件245。可以通过形成共形地覆盖沟200的内壁的绝缘层然后各向异性地蚀刻所得结构以暴露杂质区域240的顶表面来形成沟分隔件245。可以通过用底部导电层填充(具有沟分隔件245的)沟然后执行平坦化蚀刻步骤来形成垂直导电板255。垂直导电板255和沟分隔件245可以垂直穿透导电图案230，并可以水平地横过半导体图案SP。根据示例实施例，垂直导电板255的厚度(例如，z方向长度)可以与沟200的z方向长度基本相同。
因为垂直导电板255的电阻率可以低于杂质区域240的电阻率，且垂直导电板255可以连接到杂质区域240，所以垂直导电板255可以用于改善通过杂质区域240的电信号的传输速度。因为垂直导电板255的顶表面可以高于导电图案230中的最上部的层的顶表面，所以可以降低用于电连接到杂质区域240的布线形成工艺的技术难度。因为垂直导电板255可以为在导电图案230之间的屏蔽层，所以可以减小在水平相邻的导电图案230之间的电容耦合。可以在编程和读取操作期间减小干扰。
可以将冲孔和插塞技术用于三维地实现配备有作为存储元件的电荷存储层的闪速存储装置。根据形成信息存储层和用作有源区域的半导体塞的顺序，冲孔和插塞技术可以被归类为先形成存储层的方法(storage-firstmethod)。可以在半导体塞之前形成信息存储层。例如，根据先形成存储层的方法，可以形成用作存储元件和/或信息存储层的隧道绝缘层TIL、电荷存储层CL和阻挡绝缘层BIL，以覆盖例如开口105的内壁。根据先形成塞的方法(plug-firstmethod)，可以在信息存储层之前形成半导体塞。根据先形成塞的方法，例如，可以形成用作存储元件和/或信息存储层的隧道绝缘层TIL、电荷存储层CL、阻挡绝缘层BIL，以覆盖导电图案230的表面。
根据先形成存储层的方法，可以在沉积字线WL之后形成开口105。由于在形成开口105的步骤中的技术难题，可以由例如电阻率相对高于金属的电阻率的掺杂多晶硅来形成根据先形成存储层的方法的字线WL。根据本发明构思的示例实施例，例如如参照图9和图20描述的示例，可以在形成开口105/106之后形成字线WL(例如，导电图案230)。因此，在本发明构思的示例实施例中，导电图案230可以为金属。
在先形成塞的方法中，自在绝缘层120之间形成凹进区域210之后，可以在凹进区域210的内壁上顺序沉积构成存储元件和导电图案230的层。构成存储元件的所有的层(即，隧道绝缘层TIL、电荷存储层(CL)、阻挡绝缘层(BIL)可以填充凹进区域210，且与凹进区域210相比，导电图案230的厚度应被减小。这样的厚度的减小可能导致技术难题，例如，导电图案230之间的垂直距离的增加和导电图案230的电阻增加。随着集成密度的增加，这些难题可能变得更为严重。根据本发明构思的示例实施例，因为构成存储元件(即，水平图案220)的一些层可以填充凹进区域210，所以可以抑制在先形成塞的方法中的技术难题。
关于信息存储层，可以参照表1和图28-图43来描述本发明构思的各种示例实施例。根据示例实施例，包括在信息存储层中的每个薄层可以为垂直结构VS或水平结构HS的一部分。根据示例实施例(例如，参照图49-图54的示例实施例)，在垂直结构VS中的至少一层和在水平结构HS中的至少一层可以提供相同的功能。在下面的描述中，功能相同的这些层可以被称为交叉结构CS。虽然可以通过先形成存储层的方法或先形成塞的方法来独立地形成信息存储层(例如，交叉结构CS)中的至少两层，但是它们可以共同地具有电荷存储元件、隧穿元件、阻挡元件中的一种所需的物理性质。
图49和图50是示出以电荷存储元件作为交叉结构CS的示例实施例的剖视图。图51和图52是示出以阻挡元件来实现的交叉结构CS的示例实施例的剖视图。图53和图54是示出以隧穿元件来实现的交叉结构CS的示例实施例的剖视图。
参照图49和图50，垂直结构VS和水平结构HS可以分别包括第一电荷存储层CL1和第二电荷存储层CL2。第一电荷存储层CL1和第二电荷存储层CL2可以包括具有用于存储电荷的物理性质的材料。第一电荷存储层CL1和第二电荷存储层CL2可以分别通过先形成存储层的方法和先形成塞的方法来形成，并可以为带隙小于阻挡绝缘层BIL的带隙且阱密度高于氧化硅的阱密度的材料。
根据示例实施例，第一电荷存储层CL1和第二电荷存储层CL2可以为在化学成分和/或电性质中的至少一种的方面基本相同的材料，并可以提供交叉结构CS所需的相同的功能。第一电荷存储层CL1和第二电荷存储层CL2不需要在化学成分和/或电性质方面是相同的。例如，虽然第一电荷存储层CL1的含量最高的两种原子可以与第二电荷存储层CL2的含量最高的两种原子相同，但是在第一电荷存储层CL1和第二电荷存储层CL2中的这两种原子的含量比不需要是相同的。例如，第一电荷存储层CL1和第二电荷存储层CL2可以为包含硅原子和氮原子的氮化硅层，但是硅原子和氮原子的含量比在第一电荷存储层CL1和第二电荷存储层CL2之间可以是不同的。
参照图51和图52，垂直结构VS和水平结构HS可以分别包括第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2，第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2可以包含具有阻挡性质的材料。第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2可以分别通过先形成存储层的方法和先形成塞的方法形成。第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2中的一个可以包含带隙小于隧道绝缘层TIL且带隙大于电荷存储层CL的材料。
根据示例实施例，关于第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2，为了提供相同功能的交叉结构CS，化学成分或电性质中的至少一种可以基本相同。然而，第一阻挡绝缘层BIL1和第二阻挡绝缘层BIL2不需要在化学成分和/或电性质方面是相同的。例如，第一阻挡绝缘层BIL1可以为高k介电层(例如，氧化铝层和/或氧化铪层)，第二阻挡绝缘层BIL2可以包含介电常数小于第一阻挡绝缘层BIL1的介电常数的材料。根据示例实施例，第二阻挡绝缘层BIL2可以为高k介电层，第一阻挡绝缘层BIL1可以包含介电常数小于第二阻挡绝缘层BIL2的介电常数的材料。
参照图53和图54，垂直结构VS和水平结构HS可以分别包括第一隧道绝缘层TIL1和第二隧道绝缘层TIL2，第一隧道绝缘层TIL1和第二隧道绝缘层TIL2可以包含具有电荷隧穿性质的材料。第一隧道绝缘层TIL1和第二隧道绝缘层TIL2可以分别通过先形成存储层的方法和先形成塞的方法形成，第一隧道绝缘层TIL1和第二隧道绝缘层TIL2中的一个可以为带隙大于电荷存储层CL的材料。
根据示例实施例，关于第一隧道绝缘层TIL1和第二隧道绝缘层TIL2，为了提供相同功能的交叉结构CS，化学成分和/或电性质中的至少一种可以基本相同。然而，第一隧道绝缘层TIL1和第二隧道绝缘层TIL2不需要在化学成分和/或电性质方面是相同的。根据示例实施例，第一隧道绝缘层TIL1和第二隧道绝缘层TIL2可以包括化学成分各不相同的薄层。
根据本发明构思的示例实施例，交叉结构CS的构成垂直结构VS的一部分可以剩余在导电图案230和半导体图案SP的侧壁之间(例如，如图49、图51、图53中所示)。交叉结构CS的在导电图案230和半导体图案SP的侧壁之间测量得的厚度S1可以大于交叉结构CS的在导电图案230的顶部和底部之间测量得的厚度S2。在图55和图56中示出了交叉结构CS的具有S1＞S2的三维形状。图55是示出根据参照图1-图11描述的制造方法的交叉结构CS的透视图。图56是示出根据参照图12-图21描述的制造方法的交叉结构CS的透视图。
根据本发明构思的示例实施例，可以在导电图案230和半导体图案SP的侧壁之间可以去除交叉结构CS的属于垂直结构VS的一部分(例如，如图50、图52、图54中所示)。交叉结构CS的属于垂直结构VS的一部分可以局部地保留在垂直位置中的导电图案230之间。交叉结构CS的在导电图案230和半导体图案SP的侧壁之间测量得的厚度S1可以基本等于交叉结构的在导电图案230的顶部和底部之间测量得的厚度S2。交叉结构CS的属于垂直结构VS的厚度S3可以与交叉结构CS的属于水平结构HS的厚度S2不同。根据示例实施例，厚度S2可以大于厚度S3，厚度S2可以小于厚度S3，或者厚度S2可以与厚度S3基本相同。
图57-图66是示出参照图46和其他示例实施例描述的制造三维半导体装置的剖视图。参照图57，自在基底10上形成底部模结构101之后，可以形成穿透底部模结构101的选择有源图案SAP。可以在具有选择有源图案SAP的结构上形成上部模结构102。可以通过例如使用参照图1描述的制造模结构100的方法来形成下部模结构101和上部模结构102中的每个。下部模结构101和上部模结构102可以为模结构100。
下部模结构101和上部模结构102中的每个可以包括与牺牲层130交替的(例如，重复地堆叠的)绝缘层120。形成选择有源图案SAP的步骤可以包括在形成穿透下部模结构101的孔和/或开口之后利用具有半导体性质的材料(例如，半导体层)来填充孔和/或开口。可以与参照图2和图12描述的示例实施例类似地使孔和开口成形并布置孔和开口。可以通过例如CVD来形成半导体层。可以执行用于平坦化半导体层的工艺，以暴露下部模结构101的顶表面。选择有源图案SAP可以为通过在半导体层上执行平坦化工艺而获得的结构。
选择有源图案SAP可以由例如导电类型与基底10的导电类型相同的半导体或本征半导体形成。例如，在导电类型与基底10的导电类型相同的半导体材料(例如，硅晶片)的情况下，选择有源图案SAP可以为p型半导体或本征半导体。根据示例实施例，选择有源图案SAP可以由多晶结构的半导体材料(例如，多晶硅)形成。根据示例实施例，可以使用外延技术和/或激光结晶技术来形成选择有源图案SAP。选择有源图案SAP可以为单晶结构和/或晶粒尺寸大于通过CVD技术得到的晶粒尺寸的多晶结构。选择有源图案SAP的材料可以为硅，但是本发明构思的示例实施例不限于此。例如，可以将碳纳米结构、有机半导体材料和/或化合物半导体用于选择有源图案SAP。
参照图58-图61，可以将穿透上部模结构102的垂直结构VS形成为接触选择有源图案SAP。可以形成穿透模结构100的沟200。参照图60，通过选择性地去除具有通过沟200暴露的侧壁的牺牲层130，可以形成暴露垂直结构VS和选择有源图案SAP的侧壁的凹进区域210。参照图61，可以形成填充凹进区域210的水平结构HS。
可以使用参照图1-图11和/或参照图12-图21描述的制造三维半导体装置的方法来形成垂直结构VS和水平结构HS。垂直结构VS可以包括垂直图案155、半导体分隔件165、半导体主体部分175和/或埋置图案185。水平结构HS可以包括覆盖凹进区域的内壁的水平图案220和填充凹进区域210的剩余空间的导电图案230。垂直图案155和水平图案220可以与参照图1-图43描述的垂直图案155和水平图案220相同或相似。根据示例实施例，可以将半导体层和选择有源图案SAP形成为填充孔和/或开口。可以将选择有源图案SAP基本上形成为例如矩形。如果孔和/或开口的侧壁不与基底10的顶表面垂直，可以以基本上例如梯形来形成选择有源图案SAP。
根据本发明构思的示例实施例，半导体主体部分175的底部区域的一部分可以延伸到选择有源图案SAP的顶表面(例如，与图61相似)。可以以例如矩形和/或梯形来形成位于半导体主体部分175的底部处的选择有源图案SAP。这样的结构可以为在形成半导体主体部分175期间的过蚀刻的结果。
参照图62-图66，选择有源图案SAP可以包括覆盖孔和/或开口的内壁的侧壁和接触基底10的顶表面的底部。根据示例实施例，因为可以以共形的厚度来形成选择有源图案SAP的侧壁和底部，所以选择有源图案SAP可以具有U形。根据涉及参照图46描述的制造三维半导体装置的方法的示例实施例，参照图63，可以在选择有源图案SAP的暴露的侧壁上选择性地形成选择栅极绝缘层LGI。参照图64，可以形成填充凹进区域210的导电图案230和杂质区域240。垂直图案155可以包括隧道绝缘层、电荷存储层、阻挡绝缘层。根据示例实施例，可以(例如，在形成导电图案230的步骤之前)形成覆盖凹进区域210的内壁的绝缘薄膜。绝缘薄层可以用作阻挡绝缘层的一部分。
根据示例实施例，可以通过用于利用包含氧原子的气氛选择性地氧化选择有源图案SAP的暴露的侧壁的热处理工艺TT1来形成选择栅极绝缘层LGI。选择栅极绝缘层LGI可以为热氧化物层，并可以局部地形成在选择有源图案SAP的暴露的侧壁和基底10的通过沟200暴露的顶表面上。因为通过氧原子和选择有源图案SAP的硅原子的反应来形成热氧化物层，所以可以消耗选择有源图案SAP的表面上的硅原子。参照图67，选择有源图案SAP的在导电图案230或选择栅极绝缘层LGI上方或下方的厚度W1可以大于选择有源图案SAP的在选择栅极绝缘层LGI周围的厚度W2。
可以在包含氧原子的气氛中执行热处理工艺TT1。在热处理期间，垂直结构VS的暴露表面可以为不由硅层而由其他绝缘材料形成的垂直图案。因此，在垂直结构VS的侧壁上可以基本不形成选择栅极绝缘层LGI(例如，可以基本不形成氧化垂直图案)。
根据涉及参照图46描述的制造三维半导体装置的方法的示例实施例，参照图65，可以(例如，在形成上部模结构102的步骤之前)形成用作选择晶体管的栅极线的导电线135。根据示例实施例，可以在基底10上顺序并交替地堆叠绝缘层120和导电层(未示出)。可以形成穿透绝缘层120和导电层的孔和/或开口。可以形成(例如，顺序形成)填充孔和/或开口的选择栅极绝缘层LGI和选择有源图案SAP。可以在包括选择有源图案SAP的结构上形成上部模结构102。根据示例实施例，可以通过参照图49描述的先形成存储层的方法来形成导电线135、选择栅极绝缘层LGI和选择有源图案SAP。
根据示例实施例，导电线135可以为例如掺杂多晶硅。参照图66，可以将下选择线LSL形成为包括多晶硅的导电线135和金属硅化物图案137。例如，在形成凹进区域120的步骤之后，可以形成完全或部分地填充凹进区域210和沟200的金属层，并可以执行用于使金属层与多晶硅的导电线135反应的硅化物形成工艺。可以使导电线135的一部分硅化，以形成金属硅化物图案137。(可以保持填充上部模结构102的凹进区域210的金属层而不发生反应)。可以去除在沟中剩余的未参与硅化物形成工艺的金属层。图66可示出了在去除了金属层之后的结构。
图68和图69是用于比较根据本发明构思的示例实施例的三维半导体装置的剖视图。图68和图69示出在参照图1-图21描述的三维半导体装置中的电流路径和在参照图57-图64描述的三维半导体装置中的电流路径。参照图68，在参照图1-图21描述的三维半导体装置中，因为存在以预定深度插入在基底10的顶表面中的垂直图案155，所以可以增加通过杂质区域240的电流路径P1。
可需要在基底10中选择性地形成用于电流路径P1的反转区域，但是垂直图案155可以防止反转区域的产生。因为反转区域是由施加到最下部的导电图案230的电压形成的，所以反转区域的电阻可随着从最下部的导电图案230开始的直线距离的增加而成指数形式地增加。根据仿真，当垂直图案155的插入到基底10中的深度从0nm增加至70nm时，电阻可增加1010倍。参照图69，当选择有源图案SAP在没有垂直图案155的情况下在基底10上延伸时，因为与最下部的导电图案230相邻地形成电流路径P2，所以可防止和/或减小电流路径的延长和电阻的指数形式的增加。
图70-图82是示出关于形成参照图24描述的底切区域77的步骤的示例实施例的剖视图。可对包括位于垂直图案155的底表面上的底切区域77的三维半导体装置和制造该半导体装置的方法进行描述。没有限制性地将形成底切区域77的方法和根据该方法的结构应用于图24中示出的结构。本领域技术人员可以容易地应用根据涉及底切区域77的示例实施例的发明构思，且可以省略扩展性的描述。此外，可以应用每种下面描述的方法以代替参照图3-图6和/或图13-图14描述的制造方法。可以基于下面的方法来执行其他的方法(例如，参照图7-图11和/或图15-图21描述的步骤)。
虽然参照图70-图82来描述多个示例实施例，但是为了简明起见，可以省略重复的描述。
参照图70-图73，可以在基底10上形成包括绝缘层121和牺牲层131的模结构100。可以形成穿透模结构100的开口105，以暴露基底10的顶表面，可以在开口105的内壁上形成(例如，顺序形成)垂直层150和第一半导体层160。模结构100可以与参照图1描述的实施例的模结构100基本相同。例如，绝缘层121和牺牲层131可以是模结构100的一部分的举例说明，且模结构100可以包括多个绝缘层和牺牲层，如图1中所示。
可以以例如孔形(例如，与图2相似)来形成开口105，和/或可以将开口105形成为包括六面体形状的一部分(例如，与图12相似)。根据示例实施例，在形成开口105期间，可以使基底10的顶表面凹进。开口105的底表面可以变为低于基底10的接触绝缘层121的底表面的最上部的表面。可以通过过蚀刻开口105来形成基底10的凹进部。基底10的凹进部可用于改善垂直图案155的结构稳定性。可以将垂直层150和第一半导体层160形成为共形地且基本上覆盖开口105的侧壁和底表面。垂直层150和第一半导体层160的沉积厚度的和可以小于开口105的宽度的一半。开口105可以没有被垂直层150和第一半导体层160完全填充。
可以按照根据例如参照图28-图43描述的示例实施例的垂直结构VS来形成垂直层150和第一半导体层160。例如，垂直层150可以包括如图70中所示地可以被顺序沉积的覆盖层CPL、电荷存储层CL和隧道绝缘层TIL。覆盖层CPL、电荷存储层CL和隧道绝缘层TIL中的每个的材料和性质可以与参照图28-图43描述的示例实施例相同。第一半导体层160可以为例如多晶硅层。参照图71，可以通过例如各向异性地蚀刻第一半导体层160和垂直层150来形成暴露基底10的在开口105的底部处的顶表面的穿透凹部PD。如参照图4所描述的，可以通过使用模结构100作为蚀刻掩模的等离子体干蚀刻方法来执行形成穿透凹部PD的步骤。
可以通过蚀刻来形成覆盖垂直图案155的内壁的半导体分隔件165。可以将穿透凹部PD形成为穿透覆盖开口105的底表面的垂直层150。可以形成具有通过穿透凹部PD暴露的侧壁的垂直图案155。对于(例如，如参照图71所描述的)薄层结构，可以在开口105的底部周围处通过穿透凹部PD暴露覆盖层CPL的侧壁、电荷存储层CL的侧壁、隧道绝缘层TIL的侧壁。参照图72，可以通过各向同性地蚀刻暴露的电荷存储层CL来形成第一底切区域UC1。第一底切区域UC1可以为从穿透凹部PD延伸的缝隙区域，并可以将第一底切区域UC1形成为部分地暴露覆盖层CPL的表面和隧道绝缘层TIL的表面。根据示例实施例，电荷存储层CL可以为例如氮化硅层。可以通过使用例如利用磷酸的蚀刻剂的湿蚀刻工艺来形成第一底切区域UC1。根据示例实施例，可以使用各向同性的干蚀刻方法来形成第一底切区域UC1。
参照图73，可以各向同性地蚀刻通过第一底切区域UC1暴露的覆盖层CPL和隧道绝缘层TIL，以形成第二底切区域(未示出)。可以将第二底切区域形成为不仅暴露基底10的限定开口105并由覆盖层CPL覆盖的表面的一部分，而且也暴露半导体分隔件165的外侧壁和底表面的由隧道绝缘层TIL覆盖的下部区域。第二底切区域和第一底切区域UC1可以构成底切区域77。可以使用例如湿蚀刻和各向同性干蚀刻方法中的至少一种来执行形成第二底切区域的步骤。可以使用利用包含氢氟酸和/或硫酸的蚀刻剂的湿蚀刻方法。
将基底10与半导体分隔件165连接的第二半导体层170可以形成在底切区域77中。第二半导体层170可以由使用沉积技术形成的半导体材料(例如，多晶硅)形成。第二半导体层170可以从底切区域77延伸，以覆盖半导体分隔件165的内壁。作为沉积工艺的结果，第二半导体层170可以具有在底切区域77中的接缝88。
参照图74和图75，根据本发明构思的示例实施例，参照图72描述的形成第一底切区域UC1的步骤可以包括(例如，在电荷存储层CL之前)例如各向同性地蚀刻覆盖层CPL和隧道绝缘层TIL。可以使用湿蚀刻和/或各向同性的干蚀刻方法来蚀刻覆盖层CPL和隧道绝缘层TIL。例如，可以使用包含氢氟酸和/或硫酸的蚀刻剂。参照图75，可以蚀刻电荷存储层CL。可使电荷存储层CL的底表面与开口105的底表面分开得比覆盖层CPL和隧道绝缘层TIL中的至少一个更远。相对于覆盖层CPL或隧道绝缘层TIL，电荷存储层CL可以是凹进的。在图73中，相对于电荷存储层CL，覆盖层CPL和隧道绝缘层TIL可以是凹进的。
参照图76-图80，根据本发明构思的示例实施例，可以形成第一半导体层160。参照图76，可以在开口105中形成保护层分隔件PS。保护层分隔件PS可以由相对于第一半导体层160具有蚀刻选择性的材料形成。根据示例实施例，保护层分隔件PS可以为例如使用ALD形成的氧化硅层和/或氮化硅层。可以将保护层分隔件PS形成得薄于开口105的宽度的一半与垂直层150和第一半导体层160的沉积厚度的和之间的差的一半。开口105可以没有被保护层分隔件PS完全填充。
可以形成穿透构成垂直层150的薄层中的一层或多层的穿透凹部PD。参照图77，可以将穿透凹部PD形成为允许覆盖层CPL保留在穿透凹部PD下方。参照图78，可以形成通过例如各向同性地蚀刻通过穿透凹部PD暴露的半导体分隔件165而延伸的底切区域UC0。参照图79和图80，可以通过例如各向同性地蚀刻垂直层155来完成底切区域77。
虽然图79和图80可以示出参照图72描述的方法，但是可以使用根据参照图70-图75描述的示例实施例的制造方法来形成底切区域77。可以在各向同性地蚀刻垂直层155的同时去除保护层分隔件PS。例如，如果保护层分隔件PS由氮化硅层形成，则可以在蚀刻参照图72描述的电荷存储层CL的同时去除保护层分隔件PS。如果保护层分隔件PS由氧化硅层形成，则可以在蚀刻参照图73描述的隧道绝缘层TIL和覆盖层CPL的同时去除保护层分隔件PS。
因为延伸的底切区域UC0，所以与参照图73和图75描述的示例实施例相比，可以减小垂直图案155的底表面和半导体分隔件165的底表面之间的高度差。参照图80，底切区域77可以比根据参照图73和图75描述的示例实施例的底切区域更宽阔。这样的宽阔的底切区域77可以允许第二半导体层170在更低的难度下共形地覆盖底切区域77的内壁。因为底切区域77的宽阔，所以可以在底切区域77中形成没有被第二半导体层170完全填充的空隙89。
参照图81和图82，根据本发明构思的示例实施例，可以将穿透凹部PD形成为穿透垂直层150并暴露基底10的顶表面。参照图81，当在形成延伸的底切区域UC0期间蚀刻基底10的通过穿透凹部PD暴露的顶表面时，可以在垂直图案155下方形成延伸的穿透凹部PDe。与参照图76-图80描述的示例实施例相似，可以在第二半导体层170中形成空隙89。参照图82，空隙89可以包括在底切区域77中的上空隙89a和在延伸的穿透凹部PDe中的下空隙89b。根据示例实施例，空隙89可以被绝缘材料(例如，氧化硅层)完全或部分地填充。
根据示例实施例，可以(例如，在形成第二半导体层170之后)执行用于半导体分隔件165和第二半导体层170的再结晶工艺。可以通过再结晶工艺来减小半导体分隔件165和第二半导体层170中的晶体缺陷的密度。例如，如果半导体分隔件165和第二半导体层170由多晶硅形成，则再结晶工艺可以增加晶粒尺寸或可以形成单晶结构。可以使用热处理技术、激光退火技术和/或外延技术中的至少一种来执行再结晶工艺。如果基底10是单晶晶片，则平均而言，基底10的晶体缺陷可以少于半导体分隔件165和第二半导体层170的晶体缺陷。
图83是示出参照图70-图82描述的三维半导体装置中的电流路径的剖视图。如参照图68所描述的，在参照图1-图21描述的三维半导体装置的情况下，因为存在延伸到基底10的顶表面中的垂直图案155，所以可以使通过杂质区域240的电流路径P1变长。根据图83中示出的示例实施例，因为第二半导体层170和/或半导体主体部分175可以因底切区域77而形成为与最下部的导电图案230相邻，所以与图68中示出的电流路径P1相比，电流路径P2可以更靠近最下部的导电图案230。因此，根据示例实施例，可以防止和/或减小电流路径的变长和电阻的指数形式的增长。
图84-图90是示出示出关于形成参照图24描述的底切区域77的步骤的示例实施例的剖视图。可对包括垂直图案155的底表面上的底切区域77的三维半导体装置和制造该半导体装置的方法进行描述。没有限制性地将形成底切区域77的方法和根据该方法的结构应用于图24中示出的结构。本领域技术人员可以容易地应用根据涉及底切区域77的示例实施例的本发明的构思，并可以省略扩展性的描述。此外，可以应用每种下面描述的方法以代替参照图3-图6和/或图13-图14描述的制造方法。可以基于下面的方法来执行其他的方法(例如，参照图7-图11和/或图15-图21描述的步骤)。
参照图84，可以在基底10上形成包括绝缘层121和牺牲层131的模结构100。可以形成穿透模结构100的开口105，以暴露基底10的顶表面。可以在开口105的内壁上形成(例如，顺序形成)垂直层150和第一半导体层160。可以在第一半导体层160的侧壁上形成暴露第一半导体层160的在开口105的底部处的顶表面的保护层分隔件PS。
模结构100基本可以与参照图1描述的示例实施例的模结构相同。绝缘层121和牺牲层131可以为模结构100的一部分的举例说明，模结构100还可以包括如图1中所示的多个绝缘层和牺牲层。
可以以例如孔形(例如，与图2相似)来形成开口105，和/或可以将开口105形成为包括六面体形状的一部分(例如，与图12相似)。根据示例实施例，在形成开口105期间，可以使基底10的顶表面凹进。开口105的底表面可以低于基底10的接触绝缘层121的底表面的最上部的表面。可以通过过蚀刻开口105来形成基底10的凹进部。基底10的凹进部可用于改善垂直图案155的结构稳定性。
可以将垂直层150和第一半导体层160形成为基本上且共形地覆盖开口105的侧壁和底表面。垂直层150和第一半导体层160的沉积厚度的和可以小于开口105的宽度的一半。开口105可以没有被垂直层150和第一半导体层160完全填充。
可以按照根据例如参照图28-图43描述的示例实施例的垂直结构VS来形成垂直层150和第一半导体层160。例如，垂直层150可以包括可以被沉积(例如，顺序沉积)的覆盖层CPL、电荷存储层CL和隧道绝缘层TIL。覆盖层CPL、电荷存储层CL和隧道绝缘层TIL中的每个的材料和性质可以与参照图28-图43描述的示例实施例基本相同。第一半导体层160可以为多晶硅层。
保护层分隔件PS可以包含相对于第一半导体层160具有蚀刻选择性的至少一种材料。例如，保护层分隔件PS可以为氧化硅层和/或氮化硅层。形成保护层分隔件PS的步骤可以包括通过(例如，自在包括第一半导体层160的结构上形成保护层之后)例如各向异性地蚀刻具有保护层的结构来暴露第一半导体层160的在开口105的底部处的顶表面。可以使用例如CVD和/或ALD来形成保护层。保护层的厚度可以小于由第一半导体层160限定的缝隙区域的宽度的一半。
参照图85-图88，通过蚀刻(例如，顺序蚀刻)第一半导体层160和垂直层150，可以形成暴露垂直层150的侧壁和底表面的一部分的底切区域。如图85中所示，形成底切区域的步骤可以包括通过例如蚀刻第一半导体层160以形成半导体分隔件165来形成暴露隧道绝缘层TIL的预备底切区域UC0。例如，可以通过使用保护层分隔件PS作为蚀刻掩模、各向同性地蚀刻第一半导体层160的底部区域来形成底切区域UC0。根据示例实施例，可以通过例如非等离子体的干蚀刻方法来各向同性地蚀刻第一半导体层160。因为可以应用各向同性蚀刻方法，所以如虚线所表示的，第一半导体层160的暴露的表面可以沿蚀刻过程进行的所有方向延伸。与保护层分隔件PS的底表面相比，可以使半导体分隔件165的底表面与开口105的底表面分离得更远。半导体分隔件165的底表面可以具有例如使用各向同性蚀刻方法而被倒圆的形状。
可以使用例如(1)包含氟原子的第一气体、(2)包含氯原子的第二气体和/或(3)包含氩、氦或氮的载气来执行各向同性干蚀刻。根据示例实施例，第一气体可以为CF4和/或CHF3，第二气体可以为Cl2。根据示例实施例，第一气体可以为CF4、CHF3、C2F6、CCl2F2、CH2F2、NF3和/或SiF4，第二气体可以为Cl2、BCl3和/或HCl。根据示例实施例，在各向同性干蚀刻期间，可以使用包含HBr、氧和/或氢的蚀刻气体。
可以在低于大约1大气压的压强和大约200℃-大约700℃的温度条件下执行各向同性干蚀刻。例如，可以在10Torr至大约300Torr的压强和大约350℃至大约500℃的温度条件下执行各向同性干蚀刻。干蚀刻可以不使用等离子体，从而可以防止和/或减轻因等离子体导致的第一半导体层160和/或垂直层150的损伤。第一半导体层160的各向同性蚀刻可以是能够进行的。如果开口105的纵横比大，则可以有效地执行第一半导体层160的各向同性干蚀刻。
参照图86，可以通过蚀刻由预备底切区域UC0暴露的隧道绝缘层TIL来暴露电荷存储层CL的限定第一底切区域UC1的表面。参照图87，可以通过蚀刻由第一底切区域UC1暴露的电荷存储层CL来暴露覆盖层CPL的限定第二底切区域UC2的表面。参照图88，可以通过蚀刻由第二底切区域UC2暴露的覆盖层CPL来完成底切区域77，以暴露基底10的底表面和侧壁。
可以使用例如湿蚀刻方法来执行蚀刻隧道绝缘层TIL、电荷存储层CL和覆盖层CPL的步骤。根据本发明构思的示例实施例，隧道绝缘层TIL和覆盖层CPL可以为例如氧化硅层，电荷存储层CL可以为例如氮化硅层。可以使用例如含有磷酸的蚀刻剂来各向同性地蚀刻隧道绝缘层TIL和覆盖层CPL。上述的各种薄层和用于所述薄层的各种蚀刻剂是用于描述本发明构思的示例实施例的示例，且可以进行各种修改。
可以在蚀刻垂直层150期间去除保护层分隔件PS。例如，如果保护层分隔件PS为氧化硅层，则可以通过例如用于蚀刻隧道绝缘层TIL和/或覆盖层CPL的氢氟酸来去除保护层分隔件PS。如果保护层分隔件PS为氮化硅层，则可以例如通过用于蚀刻电荷存储层CL的磷酸来去除保护层分隔件。
根据示例实施例，蚀刻隧道绝缘层TIL、电荷存储层CL和覆盖层CPL的步骤可影响先前蚀刻过的薄层的蚀刻轮廓。例如，如果将磷酸用于蚀刻电荷存储层CL，则可以通过磷酸部分地蚀刻半导体分隔件165的暴露的表面。图85和图88中示出的半导体分隔件165的形状可以彼此不同。图88中示出的半导体图案的底部边缘可以例如比图85的半导体图案的底部边缘更圆。在隧道绝缘层TIL和电荷存储层CL中可以类似地显示出后面的蚀刻步骤对薄层的蚀刻轮廓的影响。图84-图88的蚀刻轮廓是用于描述后面的蚀刻步骤的影响的示例，且可以通过蚀刻工艺配方来不同地修改实际的蚀刻轮廓。
根据示例实施例，如果隧道绝缘层TIL和覆盖层CPL由不具有有效大的蚀刻选择性的材料形成，则可以在蚀刻覆盖层CPL的同时额外地蚀刻隧道绝缘层TIL。例如，如果隧道绝缘层TIL和覆盖层CPL全部由氧化硅层形成，则可以在参照图86和图88描述的蚀刻方法期间对隧道绝缘层TIL进行两次蚀刻，可以在参照图88描述的蚀刻方法期间对覆盖层CPL进行一次蚀刻。隧道绝缘层TIL的底部区域可以在电荷存储层CL下方向下突出，如图87中所示，但是在蚀刻覆盖层CPL期间，可以额外地蚀刻隧道绝缘层TIL的底部区域，从而隧道绝缘层TIL的底部区域可以在电荷存储层CL和半导体分隔件165之间向上凹进，如图88中所示。参照图88，垂直图案155的底部表面的蚀刻轮廓可以是不均匀的。电荷存储层CL可以朝向基底10向下突出得比覆盖层CPL和隧道绝缘层TIL更远，覆盖层CPL的底表面可以比隧道绝缘层TIL的底部更靠近基底10的在隧道绝缘层TIL的底部下方的顶表面。
参照图89和图90，可以形成覆盖基底的通过底切区域77暴露的底表面和侧壁的第二半导体层170。可以在所述结构上形成埋置绝缘层180，以填埋开口105的至少一部分。第二半导体层170可以是使用沉积技术形成的半导体材料(例如，多晶硅)。第二半导体层170可以从底切区域77开始向上延伸，以覆盖模结构100中的半导体分隔件165的内壁。底切区域77的宽度和高度可以分别大于由第二半导体层170的内壁在底切区域77中限定的空区域的宽度和高度。如图90中所示，可以在底切区域77中形成没有被埋置绝缘层180完全填充的空隙89。
根据示例实施例，可以(例如在形成第二半导体层170之后)执行半导体分隔件165和第二半导体层170的再结晶工艺。可以通过再结晶工艺来减小在半导体分隔件165和第二半导体层170中的晶体缺陷的密度。例如，如果半导体分隔件165和第二半导体层170由多晶硅形成，则再结晶工艺可以增加它们的晶粒尺寸或可以形成单晶结构。可以使用热处理技术、激光退火技术、外延技术中的至少一种来执行再结晶工艺。如果基底10是单晶晶片，则平均而言，基底10的晶体缺陷可以少于半导体分隔件165和第二半导体层170的晶体缺陷。
图91是示出参照图84-图90描述的三维半导体装置中的电流路径的剖视图。如参照图68所描述的，在参照图1-图21描述的三维半导体装置中，因为存在延伸到基底10的顶表面中的垂直图案155，所以可以使通过杂质区域240的电流路径P1变长。参照图91，根据示例实施例，因为第二半导体层170或半导体主体部分175可以因底切区域77而形成为与最下部的导电图案230相邻，所以与图68中示出的电流路径P1相比，电流路径P2可以更靠近最下部的导电图案230。根据示例实施例，可以防止和/或减小电流路径的变长和电阻的指数形式的增长。
图92是示出根据发明构思的示例实施例的闪速存储装置1210的存储卡1200的框图。参照图92，用于支持高容量的数据存储能力的存储卡1200可以包括闪速存储装置1210，闪速存储装置1210例如包括如参照图1-图91示出的示例实施例描述的3D存储装置。根据本发明构思的示例实施例的存储卡1200可以包括控制主机和闪速存储装置1210之间的常规数据交换的存储器控制器1220。
SRAM1221可以用作处理单元1222的操作存储器。主机接口1223可以包括连接到存储卡1200的主机的数据交换协议。纠错块1224可以检测并纠正包括在从多比特闪速存储装置1210读取的数据中的错误。存储器接口1225可以与本发明构思的示例实施例的闪速存储装置1210接口连接。处理单元1222可以执行用于存储器控制器1220的数据交换的常规控制操作。虽然没有在附图中示出，但是对于本领域技术人员来说明显的是，存储卡1200还可以包括存储用于与主机进行接口连接的代码数据的ROM(未示出)。
图93是示出根据本发明构思的示例实施例的包括闪速存储系统1310的信息处理系统1300的框图。参照图93，闪速存储系统1310可以安装在例如移动装置和/或桌面计算机的信息处理系统上。信息处理系统1300可以包括电连接到系统总线1360的闪速存储系统1310、调制解调器1320、中央处理单元(CPU)1330、RAM1340和用户接口1350。闪速存储系统1310可以被构造为与参照图92描述的存储系统和/或闪速存储系统基本相同。由CPU1330处理的和/或从外部输入的数据可以存储在闪速存储系统1310中。存储系统1310可以为固态驱动器SSD。信息处理系统1300可以将大量的数据稳定地存储在闪速存储系统1310中。因为信息处理系统1300的可靠性可以增加，所以闪速存储系统1310可以节约用于纠错的资源，可以向信息处理系统1310提供高速的数据交换功能。虽然没有在附图中示出，但是对于本领域普通技术人员来说明显的是，本发明构思的示例实施例的信息处理系统1300可以包括应用芯片组、相机图像处理器(CIS)和/或输入/输出装置。
可以使用各种类型的封装件来安装本发明构思的示例实施例的闪速存储装置和/或存储系统。例如，闪速存储装置和/或存储系统可以按如下封装件进行安装，例如，层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔封装件中芯片(DieinWafflePack)、晶片形式中的芯片(DieinWaferForm)、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外形封装件(SSOP)、薄小外形封装件(TSOP)、封装件中系统(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和/或晶片级处理堆叠封装件(WSP)。
根据示例实施例，垂直图案和水平图案可以在导电图案和半导体图案之间，并可以用作存储信息的层。可以在形成半导体图案之前在开口(例如，垂直缝隙区域)中形成垂直图案，可以在形成半导体图案之后在凹进区域(例如，水平缝隙区域)中形成水平图案和导电图案。因此，根据本发明构思的示例实施例的三维半导体装置可以不受根据例如参照图47描述的先形成存储层的方法的冲孔和插塞技术的技术限制。根据本发明构思的示例实施例的导电图案可以由金属材料形成。因为垂直图案(例如，用于存储信息的层的一部分)可以形成在凹进区域中，所以根据本发明构思的示例实施例的导电图案的厚度可以增加为超过例如参照图48描述的先形成塞的方法。
根据本发明构思的示例实施例，具有水平和垂直延伸的部分的交叉结构可以设置在导电图案和半导体图案的侧壁之间。交叉结构可以减少根据先形成存储层的方法和先形成塞的方法的技术限制。
根据本发明构思的示例实施例，如例如参照图1-图21所描述的，即使将存储栅极绝缘层形成为具有垂直图案和水平图案，用作选择晶体管的有源区域的半导体图案(例如，选择有源图案)也可以接触半导体基底而没有绝缘材料的介入。因此，可以防止和/或减小例如参照图68描述的串的电阻增加和操作电流的减小。
根据示例实施例，可以将底切区域形成在垂直图案下方，可以形成连接基底和半导体分隔件的半导体材料。因此，可以防止或减小例如参照图68描述的串的电阻增加和操作电流的减小。根据示例实施例，可以使用例如干蚀刻和/或湿蚀刻技术来形成底切区域为不使用等离子体。因此，可以防止和/或减小因等离子体导致的半导体分隔件的蚀刻损伤。
虽然已经具体地示出并描述了示例实施例，但是本领域普通技术人员可以理解的是，可以在不脱离权利要求的精神和范围的情况下在此进行形式和细节方面上的变化。

Claims (43)

1.一种三维半导体装置，包括：
电极结构，包括在基底上的堆叠的多个电极；
多个半导体图案，穿透电极结构；
多个存储元件，在半导体图案和电极结构之间，存储元件包括沿第一方向延伸以与所述多个电极交叉的第一图案和沿与第一方向正交的第二方向延伸以与所述多个半导体图案交叉的第二图案。
2.如权利要求1所述的装置，其中，第二图案与电极的顶表面和底表面共形，且与电极的与所述半导体图案相邻的侧壁共形。
3.如权利要求1所述的装置，所述装置还包括：
多个层间绝缘层，沿第一方向位于电极之间，
其中，第一图案在半导体图案的侧壁和电极的侧壁之间延伸，并在半导体图案的侧壁和层间绝缘层的侧壁之间延伸，
第二图案在半导体图案的侧壁和电极的侧壁之间延伸，并在层间绝缘层的表面之间延伸。
4.如权利要求3所述的装置，所述装置还包括：
覆盖层，在半导体图案和层间绝缘层之间，覆盖层的材料与层间绝缘层的材料不同。
5.如权利要求4所述的装置，其中，
覆盖层在电极和半导体图案之间沿第一方向延伸，并在层间绝缘层和半导体图案之间沿第一方向延伸，
覆盖层在电极和半导体图案之间比覆盖层在层间绝缘层和半导体图案之间薄。
6.如权利要求4所述的装置，其中，
第二图案与第一图案的侧壁直接接触，
覆盖层包括被第二图案沿第一方向分开的区域。
7.如权利要求1所述的装置，其中，第一图案和第二图案的化学成分和电性质两者中至少之一相同。
8.如权利要求1所述的装置，其中，第二图案的化学成分中具有最大的原子百分比浓度的两种不同类型的原子与第一图案的化学成分中具有最大的原子百分比浓度的两种类型的原子相同。
9.如权利要求1所述的装置，其中，存储元件包括电荷存储层、隧道绝缘层和阻挡绝缘层，
隧道绝缘层在电荷存储层和半导体图案之间，
隧道绝缘层包括至少一个绝缘层，
阻挡绝缘层包括至少一个绝缘层，
阻挡绝缘层在电荷存储层和电极之间。
10.如权利要求9所述的装置，其中，
第一图案包括隧道绝缘层，
第二图案包括电荷存储层和阻挡绝缘层。
11.如权利要求9所述的装置，其中，
第一图案包括隧道绝缘层和电荷存储层，
第二图案包括阻挡绝缘层。
12.如权利要求11所述的装置，其中，
第二图案的材料与电荷存储层的材料不同，
第一图案包括在电荷存储层和阻挡绝缘层之间的覆盖层。
13.如权利要求9所述的装置，其中，第二图案和第一图案均包括隧道绝缘层、阻挡绝缘层和电荷存储层中的一种。
14.如权利要求13所述的装置，其中，
第二图案和第一图案在电极的侧壁和半导体图案的侧壁之间彼此接触，
第二图案的化学成分中具有最大的原子百分比浓度的两种不同类型的原子与接触第二图案的第一图案的化学成分中具有最大的原子百分比浓度的两种类型的原子相同。
15.如权利要求9所述的装置，其中，
隧道绝缘层中的至少一个绝缘层和阻挡绝缘层中的至少一个绝缘层包含带隙高于电荷存储层的材料，
阻挡绝缘层中的至少一个绝缘层的材料的介电常数大于隧道绝缘层中的至少一个绝缘层的材料的介电常数。
16.如权利要求9所述的装置，其中，
隧道绝缘层包括至少一个氧化硅层，
电荷存储层包括阱位密度高于氧化硅层的阱位密度的绝缘层和具有本征导电纳米颗粒的绝缘层中的一种，
阻挡绝缘层包括氧化铝层、氧化铪层、氧化锆层、氧化钽层、氧化钛层、氮化硅层、氧氮化硅层、氧化硅层中的至少一种。
17.如权利要求1所述的装置，其中，电极包括掺杂的硅、金属、金属氮化物、金属硅化物中的至少一种。
18.如权利要求1所述的装置，其中，电极包括电阻率低于掺杂的硅的导电金属。
19.如权利要求1所述的装置，其中，半导体图案包括在第一图案中的半导体分隔件和在所述半导体分隔件中的半导体主体，所述主体的端部延伸得比所述分隔件的端部更远。
20.如权利要求19所述的装置，其中，所述主体直接接触基底，所述分隔件与基底分开。
21.如权利要求19所述的装置，其中，所述主体包括：
核心区域，覆盖半导体分隔件的内壁；
连接区域，从核心区域开始延伸，并延伸通过基底的表面的平面。
22.如权利要求21所述的装置，其中，所述主体的连接区域进一步沿第二方向延伸，并比所述半导体分隔件更宽。
23.如权利要求21所述的装置，其中，
所述主体的连接区域在存储元件下方延伸，以直接接触基底中的凹进部的侧壁，
所述主体覆盖第一图案的端部表面。
24.如权利要求19所述的装置，其中，基底为晶体缺陷少于所述主体的晶体缺陷的半导体材料。
25.如权利要求19所述的装置，其中，所述分隔件的端部延伸得比第一图案的端部更远。
26.如权利要求1所述的装置，所述装置还包括在电极结构和基底之间的选择结构，其中，选择结构包括选择线和穿透选择线以连接半导体图案和基底的选择有源图案，第一图案的端部不与选择线相交。
27.如权利要求1所述的装置，其中，第一图案包括：
电荷存储层；
隧道绝缘层，在电荷存储层和半导体图案之间；
覆盖层，在电荷存储层和电极之间，
电荷存储层朝向基底的表面延伸得比覆盖层和隧道绝缘层更远，
覆盖层的端部比隧道绝缘层的端部更靠近基底的表面。
28.如权利要求1所述的装置，其中，基底包括：
接触区域，接触半导体图案；
源极区域，与接触区域分开，
接触区域的导电类型与半导体图案的导电类型相同，源极区域的导电类型与接触区域的导电类型不同。
29.如权利要求28所述的装置，所述装置还包括：
源极导电图案，穿透电极结构以接触源极区域。
30.一种制造三维半导体装置的方法，所述方法包括如下步骤：
在基底上形成包括与多个牺牲层交替地堆叠的多个模层的模结构；
形成穿透模结构的开口；
在模结构的在开口内的内壁上顺序形成第一图案和半导体图案；
通过去除牺牲层来在模层之间形成凹进区域；
在模层之间并在凹进区域中顺序形成第二图案和电极。
31.如权利要求30所述的方法，其中，
形成第一图案的步骤包括形成隧道绝缘层，
形成第二图案的步骤包括顺序形成电荷存储层和阻挡绝缘层，
隧道绝缘层和阻挡绝缘层各自被形成为包含带隙大于包含在电荷存储层中的材料的带隙的材料，
将阻挡绝缘层形成为包含介电常数大于包含在隧道绝缘层中的材料的介电常数的材料。
32.如权利要求30所述的方法，其中，
形成第一图案的步骤包括顺序形成电荷存储层和隧道绝缘层，
形成第二图案的步骤包括形成阻挡绝缘层，
隧道绝缘层和阻挡绝缘层各自被形成为包含带隙大于包含在电荷存储层中的材料的带隙的材料，
将阻挡绝缘层形成为包含介电常数大于包含在隧道绝缘层中的材料的介电常数的材料。
33.如权利要求32所述的方法，其中，
在形成电荷存储层的步骤之后形成隧道绝缘层，
在形成电荷存储层的步骤之后形成阻挡绝缘层。
34.如权利要求32所述的方法，其中，形成第一图案的步骤包括在形成电荷存储层的步骤之前形成覆盖层，覆盖层由与电荷存储层的材料不同的材料形成。
35.如权利要求34所述的方法，其中，形成凹进区域的步骤包括通过使用具有蚀刻选择性的蚀刻剂各向同性地蚀刻牺牲层，相对于模层和覆盖层进行牺牲层的选择性蚀刻。
36.如权利要求34所述的方法，所述方法还包括如下步骤：
在形成第二图案的步骤之前，通过蚀刻通过凹进区域暴露的覆盖层来暴露电荷存储层的外壁。
37.如权利要求30所述的方法，其中，形成第一图案的步骤和形成第二图案的步骤包括利用化学成分与第一图案的化学成分相同的材料来形成第二图案，从而第二图案的化学成分中具有最大的原子百分比浓度的两种不同类型的原子与第一图案的化学成分中具有最大的原子百分比浓度的两种不同类型的原子相同。
38.如权利要求30所述的方法，其中，形成第一图案和半导体图案的步骤包括：
在模结构的在开口中的内壁上顺序形成第一层和第一半导体层；
通过各向同性地蚀刻第一半导体层来形成在开口的底部处暴露第一层的第一半导体图案；
通过使用第一半导体图案作为蚀刻掩模来各向同性地蚀刻第一层。
39.如权利要求38所述的方法，其中，形成第一图案和半导体图案的步骤还包括：
在各向同性地蚀刻第一层的步骤之前，使用第一半导体图案作为蚀刻掩模来各向异性地蚀刻通过开口中的第一层。
40.如权利要求30所述的方法，所述方法还包括如下步骤：
形成选择有源图案，
其中，形成模层的步骤包括在选择有源图案上形成模层，
形成半导体图案的步骤包括将半导体图案形成为经选择有源图案连接到基底。
41.一种三维半导体装置，包括：
电极结构，包括顺序堆叠在基底上的多个电极；
多个层间绝缘层，分别在所述多个电极之间；
半导体图案，穿透电极结构；
第一图案，在电极和半导体图案之间并在电极和层间绝缘层之间；
第二图案，在半导体图案和层间绝缘层之间，第一图案的化学成分和电性质两者中至少之一与第二图案的化学成分和电性质中的对应者相同。
42.如权利要求41所述的装置，其中，第二图案在第一图案的侧壁之间和半导体图案的侧壁之间延伸。
43.如权利要求41所述的装置，其中，第一图案的化学成分中具有最大的原子百分比浓度的两种类型的原子与第二图案的化学成分中具有最大的原子百分比浓度的两种类型的原子相同。
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Inventor before: Huang Qixuan

Inventor before: Cui Hanmei

Inventor before: Pu Zanzhen

Inventor before: Xu Xinghui

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Free format text: CORRECT: INVENTOR; FROM: XUE GUANGZHU HUANG QIXUAN CUI HANMEI PARK CHAN-JIN XU XINGHUI TO: XUE GUANGZHU PARK CHAN-JIN HUANG QIXUAN CUI HANMEI LIU DONGZHE XU XINGHUI HUANG HUANZHI NAKANISHI TOSHIRO KWANG-MIN PARK LI ZHULIE

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