KR20220019969A - 메모리 시스템, 이의 구동 방법 및 이를 이용한 스토리지 장치 - Google Patents

메모리 시스템, 이의 구동 방법 및 이를 이용한 스토리지 장치 Download PDF

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KR20220019969A
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Abstract

메모리 시스템은 메모리 컨트롤러 및 M(M은 2 이상의 자연수)개의 메모리 칩들을 포함한다. 메모리 컨트롤러는 M개의 비트들을 포함하는 제1 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 제1 데이터 신호를 생성하고, 제1 채널을 통해 제1 데이터 신호를 출력한다. M개의 메모리 칩들은 제1 채널을 통해 메모리 컨트롤러에 공통적으로 연결되고, M개의 메모리 칩들이 모두 인에이블된 상태에서 메모리 컨트롤러로부터 제1 채널을 통해 전송되는 제1 데이터 신호를 동시에 수신하며, 각각 제1 데이터 신호를 기초로 제1 데이터에 포함되는 M개의 비트들 중 하나를 동시에 획득하여 동작한다.

Description

메모리 시스템, 이의 구동 방법 및 이를 이용한 스토리지 장치{MEMORY SYSTEM, METHOD OF OPERATING THE SAME AND STORAGE DEVICE USING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 메모리 시스템, 상기 메모리 시스템의 구동 방법 및 상기 메모리 시스템을 이용한 스토리지 장치에 관한 것이다.
최근에는 메모리 장치를 이용하는 SSD(solid state drive)와 같은 스토리지 장치가 널리 사용되고 있다. 상기와 같은 스토리지 장치는 기계적인 구동부가 없어 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 최근 들어 노트북과 같은 전자 시스템뿐만 아니라, 자동차, 항공기, 드론(drone) 등과 같은 다양한 종류의 시스템에 전자 회로가 적용됨에 따라, 스토리지 장치 역시 다양한 종류의 시스템에서 사용되고 있다.
스토리지 장치를 제어하는 호스트 장치의 동작 속도가 증가함에 따라, 스토리지 장치의 내부에서 메모리 컨트롤러와 메모리 장치 사이의 인터페이스 속도 역시 증가할 필요가 있으며, 이를 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling) 방식으로 신호를 전송하면서 동작 성능을 향상시킬 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 시스템의 구동 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 메모리 시스템을 이용한 스토리지 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 컨트롤러 및 M(M은 2 이상의 자연수)개의 메모리 칩들을 포함한다. 상기 메모리 컨트롤러는 M개의 비트들을 포함하는 제1 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 제1 데이터 신호를 생성하고, 제1 채널을 통해 상기 제1 데이터 신호를 출력한다. 상기 M개의 메모리 칩들은 상기 제1 채널을 통해 상기 메모리 컨트롤러에 공통적으로 연결되고, 상기 M개의 메모리 칩들이 모두 인에이블된 상태에서 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 전송되는 상기 제1 데이터 신호를 동시에 수신하며, 각각 상기 제1 데이터 신호를 기초로 상기 제1 데이터에 포함되는 상기 M개의 비트들 중 하나를 동시에 획득하여 동작한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법에서, 상기 메모리 시스템은 메모리 컨트롤러 및 M개의 메모리 칩들을 포함한다. 제1 채널을 통해 상기 메모리 컨트롤러에 공통적으로 연결되는 상기 M개의 메모리 칩들을 인에이블한다. 상기 메모리 컨트롤러가 M(M은 2 이상의 자연수)개의 비트들을 포함하는 제1 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 제1 데이터 신호를 생성한다. 상기 메모리 컨트롤러가 상기 제1 채널을 통해 상기 제1 데이터 신호를 출력한다. 상기 M개의 메모리 칩들이 모두 인에이블된 상태에서 상기 제1 채널을 통해 전송되는 상기 제1 데이터 신호를 동시에 수신한다. 상기 M개의 메모리 칩들 각각이 상기 제1 데이터 신호를 기초로 상기 제1 데이터에 포함되는 상기 M개의 비트들 중 하나를 동시에 획득하여 동작한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 장치는 제1 채널, 스토리지 컨트롤러, 제1 비휘발성 메모리 칩 및 제2 비휘발성 메모리 칩을 포함한다. 상기 스토리지 컨트롤러는 상기 제1 채널과 연결되고, 제1 칩 인에이블 신호 및 제2 칩 인에이블 신호를 생성하고, 서로 다른 제1 비트 및 제2 비트를 포함하는 제1 데이터를 표현하도록 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨 중 하나를 가지는 제1 데이터 신호를 생성하며, 상기 제1 채널을 통해 상기 제1 데이터 신호를 출력한다. 상기 제1 및 제2 비휘발성 메모리 칩들은 상기 제1 채널을 통해 상기 스토리지 컨트롤러에 공통적으로 연결되고, 각각 상기 제1 칩 인에이블 신호 및 상기 제2 칩 인에이블 신호를 수신한다. 상기 제1 칩 인에이블 신호를 활성화하여 상기 제1 비휘발성 메모리 칩을 인에이블하고, 상기 제1 비휘발성 메모리 칩이 상기 제1 데이터 신호에 기초하여 상기 제1 비트를 획득하도록 설정한다. 상기 제2 칩 인에이블 신호를 활성화하여 상기 제2 비휘발성 메모리 칩을 인에이블하고, 상기 제2 비휘발성 메모리 칩이 상기 제1 데이터 신호에 기초하여 상기 제2 비트를 획득하도록 설정한다. 상기 제1 및 제2 칩 인에이블 신호들을 활성화하여 상기 제1 및 제2 비휘발성 메모리 칩들을 인에이블하고, 상기 제1 및 제2 비휘발성 메모리 칩들은 상기 제1 및 제2 비휘발성 메모리 칩들이 모두 인에이블된 상태에서 상기 제1 채널을 통해 전송되는 상기 제1 데이터 신호를 동시에 수신하고, 상기 제1 데이터 신호를 기초로 상기 제1 데이터에 포함되는 상기 제1 및 제2 비트들을 동시에 획득하며, 상기 제1 및 제2 비트들에 기초하여 데이터 기입 동작을 동시에 수행한다.
상기와 같은 본 발명의 실시예들에 따른 메모리 시스템, 메모리 시스템의 구동 방법 및 스토리지 장치에서는, 멀티 레벨 시그널링 방식(예를 들어, PAM 방식)으로 데이터 신호를 주고받을 수 있다. 이 때, 메모리 컨트롤러와 하나의 채널을 통해 공통적으로 연결된 메모리 칩들을 인에이블하고, 메모리 칩들이 모두 인에이블된 상태에서 데이터 신호를 동시에 수신/획득하여 데이터 기입 동작을 동시에 수행하거나 동시에 출력/전송하여 데이터 독출 동작을 동시에 수행할 수 있다. 따라서, 시스템 전체적으로 동작 성능, 인터페이스 성능, 데이터 기입/독출 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템의 일 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 칩에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 6a, 6b, 6c 및 6d는 도 2의 메모리 시스템에 포함되는 제1 채널을 통하여 전송되는 제1 데이터 신호를 설명하기 위한 도면들이다.
도 7은 도 2의 메모리 시스템에 포함되는 메모리 컨트롤러에 포함되는 데이터 구동부의 일 예를 나타내는 블록도이다.
도 8은 도 2의 메모리 시스템에 포함되는 제1 메모리 칩에 포함되는 제1 데이터 수신부의 일 예를 나타내는 블록도이다.
도 9, 10a 및 10b는 도 2의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 11은 도 1의 메모리 시스템의 다른 예를 나타내는 블록도이다.
도 12a 및 12b는 도 11의 메모리 시스템에 포함되는 제1 채널을 통하여 전송되는 제1 데이터 신호를 설명하기 위한 도면들이다.
도 13은 도 11의 메모리 시스템에 포함되는 메모리 컨트롤러에 포함되는 데이터 구동부의 일 예를 나타내는 블록도이다.
도 14는 도 11의 메모리 시스템에 포함되는 제1 메모리 칩에 포함되는 제1 데이터 수신부의 일 예를 나타내는 블록도이다.
도 15는 도 11의 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 17 및 18은 도 16의 메모리 시스템의 예들을 나타내는 블록도들이다.
도 19 및 20은 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법을 나타내는 순서도들이다.
도 21은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 M(M은 2 이상의 자연수)개의 메모리 칩들(40, 50)을 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 칩들(40, 50)을 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 칩들(40, 50)은 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 칩들(40, 50)에 데이터를 기입(즉, 프로그램)하거나 메모리 칩들(40, 50)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 칩들(40, 50)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 칩들(40, 50)과 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 칩들(40, 50)에 전원 전압(PWR)을 제공할 수 있다. 예를 들어, 제어 신호(CONT)는 칩 인에이블 신호(CE), 기입 인에이블 신호(WE), 독출 인에이블 신호(RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 등을 포함할 수 있다.
도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다. 상기 DQS 신호는 메모리 컨트롤러(20)와 메모리 칩들(40, 50) 사이에 교환되는 데이터 신호(MLDAT)의 논리값을 결정하기 위한 기준 시점을 제공하기 위한 신호일 수 있다. 다만 도 1에 도시된 것처럼, 상기 DQS 신호는 생략될 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
M개의 메모리 칩들(40, 50)은 하나의 채널을 통해 메모리 컨트롤러(20)에 공통적으로 연결된다. 메모리 컨트롤러(20)는 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 데이터 신호(MLDAT)를 생성하고, 상기 하나의 채널을 통해 데이터 신호(MLDAT)를 출력한다. 예를 들어, 메모리 컨트롤러(20)는 M개의 비트들을 포함하는 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 데이터 신호(MLDAT)를 생성하며, 이를 생성하기 위한 데이터 구동부(ML_DRV)(22)를 포함할 수 있다.
멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다. 예를 들어, 4-레벨 방식에서, 2개의 데이터 비트의 그룹은 4개의 심볼 중 하나에 매핑되고, 각 데이터 비트 쌍에 대해 하나의 심볼만 전송하면 되므로, 심볼 레이트는 비트 레이트의 절반일 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재하며, 16-레벨 PAM(즉, PAM16)에서는 24개의 가능한 펄스 진폭들이 존재할 수 있다.
M개의 메모리 칩들(40, 50)은, M개의 메모리 칩들(40, 50)이 모두 인에이블된 상태에서 상기 하나의 채널을 통해 전송되는 데이터 신호(MLDAT)를 동시에 수신하며, 데이터 신호(MLDAT)를 기초로 동시에 동작한다. 예를 들어, 메모리 칩들(40, 50)은 데이터 신호(MLDAT)를 기초로 상기 데이터에 포함되는 상기 M개의 비트들을 동시에 획득하여 동작하고, 이 때 메모리 칩들(40, 50) 각각은 상기 M개의 비트들 중 하나를 획득하며, 이를 획득하기 위한 데이터 수신부들(ML_RCV)(42, 52) 중 하나를 포함할 수 있다.
구체적으로, 메모리 칩(40)에 포함되는 데이터 수신부(42)는 데이터 신호(MLDAT)를 기초로 상기 M개의 비트들 중 제1 비트를 획득하고, 메모리 칩(50)에 포함되는 데이터 수신부(52)는 데이터 신호(MLDAT)를 기초로 상기 M개의 비트들 중 제M 비트를 획득하며, 데이터 수신부들(42, 52)이 상기 제1 비트 및 상기 제M 비트를 획득하는 시점은 실질적으로 동일할 수 있다. 메모리 칩들(40, 50)은 상기 M개의 비트들을 동시에 획득하고 이에 기초하여 동시에 동작(예를 들어, 데이터 기입 동작을 수행)할 수 있다.
이하에서는 멀티 레벨 시그널링 방식(즉, PAM 방식)의 다양한 예들 및 그에 따른 메모리 컨트롤러와 메모리 칩의 다양한 구현 예들에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
도 2는 도 1의 메모리 시스템의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(100a)은 메모리 컨트롤러(200a), 제1 채널(300a), 제1 메모리 칩(410a) 및 제2 메모리 칩(420a)을 포함한다. 도 2는 도 1의 메모리 시스템(10)에서 M은 2이고 4-레벨 방식(즉, PAM4 방식)으로 데이터 신호를 생성하는 경우를 예시하고 있다.
메모리 컨트롤러(200a)는 2개의 비트들을 포함하는 제1 데이터를 표현하도록 4개의 전압 레벨들 중 하나를 가지는 제1 데이터 신호(DS11)를 생성하고, 제1 채널(300a)을 통해 제1 데이터 신호(DS11)를 출력한다. 도 6a, 6c 및 6d를 참조하여 후술하는 것처럼, 제1 데이터 신호(DS11)는 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 중 하나를 가질 수 있고, 제1 데이터(DAT11)는 서로 다른 제1 및 제2 비트들(B11, B21)을 포함할 수 있다.
메모리 컨트롤러(200a)는 제1 데이터 신호(DS11)를 생성하는 데이터 구동부(210a)를 포함할 수 있다. 데이터 구동부(210a)의 예시적인 구조에 대해서는 도 7을 참조하여 후술하도록 한다.
메모리 컨트롤러(200a)는 제1 칩 인에이블 신호(CE1) 및 제1 센싱 설정 신호(SS1)를 생성하여 제1 메모리 칩(410a)에 제공하고, 제2 칩 인에이블 신호(CE2) 및 제2 센싱 설정 신호(SS2)를 생성하여 제2 메모리 칩(420a)에 제공할 수 있다. 제1 및 제2 칩 인에이블 신호들(CE1, CE2)은 제1 및 제2 메모리 칩들(410a, 420a)의 인에이블/디스에이블을 제어하는데 이용되고, 제1 및 제2 센싱 설정 신호들(SS1, SS2)은 제1 및 제2 메모리 칩들(410a, 420a)이 제1 데이터 신호(DS11)를 수신하는 동작을 설정하는데 이용될 수 있다. 제1 및 제2 칩 인에이블 신호들(CE1, CE2)과 제1 및 제2 센싱 설정 신호들(SS1, SS2)은 제1 채널(300a)과는 다른 경로를 통해 제1 및 제2 메모리 칩들(410a, 420a)에 제공될 수 있다.
제1 및 제2 메모리 칩들(410a, 420a)은 제1 채널(300a)을 통해 메모리 컨트롤러(200a)에 공통적으로 연결되고, 제1 및 제2 칩 인에이블 신호들(CE1, CE2)을 기초로 인에이블되며, 제1 및 제2 메모리 칩들(410a, 420a)이 모두 인에이블된 상태에서 메모리 컨트롤러(200a)로부터 제1 채널(300a)을 통해 전송되는 제1 데이터 신호(DS11)를 동시에 수신한다. 제1 메모리 칩(410a)은 제1 데이터 신호(DS11)를 기초로 제1 비트(B11)를 획득하여 동작하고, 제2 메모리 칩(420a)은 제1 데이터 신호(DS11)를 기초로 제2 비트(B21)를 획득하여 동작한다. 제1 및 제2 메모리 칩들(410a, 420a)은 제1 및 제2 비트들(B11, B21)을 동시에 획득한다.
일 실시예에서, 제1 및 제2 비트들(B11, B21)을 포함하는 제1 데이터(DAT11)는 메모리 컨트롤러(200a)로부터 제공되는 기입 데이터의 일부이며, 제1 및 제2 메모리 칩들(410a, 420a)은 제1 및 제2 비트들(B11, B21)에 기초하여 데이터 기입 동작을 동시에 수행할 수 있다. 예를 들어, 상기 데이터 기입 동작은 랜덤 기입(random write) 동작일 수 있다. 도시하지는 않았으나, 상기 데이터 기입 동작을 수행하기 위한 기입 커맨드 및 어드레스가 메모리 컨트롤러(200a)로부터 제공될 수 있다.
제1 메모리 칩(410a)은 제1 데이터 수신부(412a) 및 복수의 제1 메모리 장치들(MD)(414)을 포함할 수 있다. 제1 데이터 수신부(412a)는 제1 데이터 신호(DS11)에 기초하여 제1 비트(B11)를 획득할 수 있다. 제1 데이터 수신부(412a)의 예시적인 구조에 대해서는 도 8을 참조하여 후술하도록 한다. 제1 비트(B11)에 기초하여 복수의 제1 메모리 장치들(414) 중 하나에 액세스할 수 있다. 예를 들어, 복수의 제1 메모리 장치들(414)은 복수의 웨이(way)들을 형성하며, 상기 복수의 웨이들 중 하나가 인에이블되고 복수의 제1 메모리 장치들(414) 중 인에이블된 웨이에 대응하는 메모리 장치에 제1 비트(B11)를 기입할 수 있다.
제2 메모리 칩(420a)은 제2 데이터 수신부(422a) 및 복수의 제2 메모리 장치들(424)을 포함할 수 있다. 제2 데이터 수신부(422a)는 제1 데이터 신호(DS11)에 기초하여 제2 비트(B21)를 획득할 수 있다. 제2 비트(B21)에 기초하여 복수의 제2 메모리 장치들(424) 중 하나에 액세스할 수 있다. 제2 메모리 칩(420a)은 제1 메모리 칩(410a)과 실질적으로 동일한 구조를 가질 수 있다.
일 실시예에서, 도 9를 참조하여 후술하는 것처럼, 제1 및 제2 메모리 칩들(410a, 420a)이 모두 인에이블된 상태에서 제1 데이터 신호(DS11)를 동시에 수신하기 이전에, 제1 메모리 칩(410a)을 인에이블하여 제1 비트(B11)를 획득하도록 설정하고 제2 메모리 칩(420a)을 인에이블하여 제2 비트(B21)를 획득하도록 설정할 수 있다. 상술한 설정 동작은 제1 및 제2 센싱 설정 신호들(SS1, SS2)에 기초하여 수행될 수 있다.
일 실시예에서, 메모리 장치들(414, 424)이 비휘발성 메모리 장치들인 경우에, 메모리 칩들(410a, 420a)은 비휘발성 메모리 칩들일 수 있다. 일 실시예에서, 메모리 장치들(414, 424)이 휘발성 메모리 장치들인 경우에, 메모리 칩들(410a, 420a)은 휘발성 메모리 칩들일 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(600)는 적어도 하나의 프로세서(610), 버퍼 메모리(620), 호스트 인터페이스(630), ECC(Error Correction Code) 블록(640) 및 메모리 인터페이스(650)를 포함할 수 있다.
프로세서(610)는 외부의 호스트(미도시)로부터 호스트 인터페이스(630)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(600)의 동작을 제어할 수 있다. 예를 들어, 프로세서(610)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(620)는 프로세서(610)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(620)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(630)는 상기 호스트와 메모리 컨트롤러(600) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(630)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(600)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 블록(640)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드, LDPC(Low Density Parity Check) 코드, 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 콘볼루션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다.
메모리 인터페이스(650)는 메모리 칩들(예를 들어, 도 1의 40, 50)과신호 및 데이터를 교환할 수 있다. 메모리 인터페이스(650)는 커맨드 및 어드레스를 상기 메모리 칩들에 전송할 수 있고, 상기 메모리 칩들에 데이터를 전송하거나 상기 메모리 칩들로부터 독출된 데이터를 수신할 수 있다. 상세하게 도시하지는 않았으나, 본 발명의 실시예들에 따른 멀티 레벨 시그널링 방식으로 데이터 신호를 생성하는 데이터 구동부(예를 들어, 도 1의 22)가 메모리 인터페이스(650)에 포함될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 칩(700)은 멀티 스택 칩 패키지의 형태로 구현되며, 베이스 기판(또는 패키지 기판)(710), 복수의 메모리 장치들(720a, 720b, 720c), 버퍼부(730), 복수의 도전성 범프들(740), 밀봉 부재(750) 및 접착 부재(760)를 포함할 수 있다.
복수의 메모리 장치들(720a, 720b, 720c)은 베이스 기판(710) 상에 순차적으로 적층되며, 복수의 메모리 장치들(720a, 720b, 720c) 각각은 입출력 패드들(IOPAD)을 포함할 수 있다. 예를 들어, 입출력 패드들(IOPAD)은 데이터 입출력 패드들, 커맨드 패드들, 어드레스 패드들을 포함할 수 있다.
일 실시예에서, 복수의 메모리 장치들(720a, 720b, 720c)은 입출력 패드들(IOPAD)이 형성된 면이 위를 향하도록 적층될 수 있다. 일 실시예에서, 입출력 패드들(IOPAD)은 복수의 메모리 장치들(720a, 720b, 720c) 각각의 일 모서리에 인접하여 배열될 수 있다. 이 때, 입출력 패드들(IOPAD)이 노출되도록, 복수의 메모리 장치들(720a, 720b, 720c)은 도 4에 도시된 것처럼 계단 형태로 적층될 수 있다. 이와 같이 계단 형태로 적층된 상태에서, 복수의 메모리 장치들(720a, 720b, 720c)은 입출력 패드들(IOPAD) 및 본딩 와이어(BW)를 통해 서로 전기적으로 연결될 수 있고, 베이스 기판(710)과도 전기적으로 연결될 수 있다.
버퍼부(730)는 베이스 기판(710) 상에 형성되며, 본딩 와이어(BW)를 통해 복수의 메모리 장치들(720a, 720b, 720c)과 전기적으로 연결될 수 있다. 상세하게 도시하지는 않았으나, 본 발명의 실시예들에 따른 멀티 레벨 시그널링 방식의 데이터 신호를 수신하는 데이터 수신부(예를 들어, 도 1의 42, 52)가 버퍼부(730)에 포함될 수 있다.
복수의 메모리 장치들(720a, 720b, 720c), 버퍼부(730) 및 본딩 와이어(BW)는 밀봉 부재(750)로 고정될 수 있고, 복수의 메모리 장치들(720a, 720b, 720c) 사이에는 접착 부재(760)가 개재될 수 있다. 베이스 기판(710)의 하면에는 외부 장치와의 전기적인 연결을 위한 복수의 도전성 범프들(740)이 형성될 수 있다.
도시하지는 않았으나, 실시예에 따라서 본딩 와이어(BW) 대신에 TSV(through silicon via)를 이용하여 복수의 메모리 장치들(720a, 720b, 720c)이 서로 전기적으로 연결될 수도 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 칩에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 장치(800)는 메모리 셀 어레이(810), 어드레스 디코더(820), 페이지 버퍼 회로(830), 데이터 입출력 회로(840), 전압 발생기(850) 및 제어 회로(860)를 포함한다. 예를 들어, 메모리 장치(800)는 비휘발성 메모리 장치일 수 있고, 특히 NAND 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(810)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(820)와 연결된다. 또한, 메모리 셀 어레이(810)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(830)와 연결된다. 메모리 셀 어레이(810)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(810)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다.
실시예에 따라서, 메모리 셀 어레이(810)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
제어 회로(860)는 외부(예를 들어, 도 1의 메모리 컨트롤러(20))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(800)의 소거 루프(예를 들어, 소거 동작과 소거 검증 동작), 프로그램 루프(예를 들어, 프로그램 동작과 프로그램 검증 동작) 및 독출 동작을 제어한다.
예를 들어, 제어 회로(860)는 커맨드(CMD)에 기초하여 전압 발생기(850)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(830)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(860)는 로우 어드레스(R_ADDR)를 어드레스 디코더(820)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(840)에 제공할 수 있다.
어드레스 디코더(820)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(810)와 연결된다. 예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(820)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나 및 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 워드 라인, 선택 스트링 선택 라인 및 선택 접지 선택 라인으로 각각 결정할 수 있다.
전압 발생기(850)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(800)의 동작에 필요한 전압들(VS)을 발생할 수 있다. 전압들(VS)은 어드레스 디코더(820)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 발생기(850)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다.
페이지 버퍼 회로(830)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(810)와 연결될 수 있다. 페이지 버퍼 회로(830)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(830)는 메모리 셀 어레이(810)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(810)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(830)는 메모리 장치(800)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(840)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(830)와 연결될 수 있다. 데이터 입출력 회로(840)는 컬럼 어드레스(C_ADDR)에 응답하여, 기입 데이터(DAT)를 페이지 버퍼 회로(830)를 거쳐서 메모리 셀 어레이(810)에 제공하거나 혹은 메모리 셀 어레이(810)로부터 페이지 버퍼 회로(830)를 거쳐서 출력되는 독출 데이터(DAT)를 외부에 제공할 수 있다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다. 또한, 본 발명의 실시예들에 따른 메모리 장치는 DRAM 등과 같은 임의의 휘발성 메모리 장치일 수도 있다.
도 6a, 6b, 6c 및 6d는 도 2의 메모리 시스템에 포함되는 제1 채널을 통하여 전송되는 제1 데이터 신호를 설명하기 위한 도면들이다.
도 6a는 도 2의 제1 데이터 신호(DS11)에 대한 이상적인 아이 다이어그램(eye diagram)을 나타내고, 도 6b는 제1 데이터 신호(DS11)를 실제로 시뮬레이션하여 획득된 아이 다이어그램을 나타내며, 도 6c는 도 6a의 아이 다이어그램을 단순하게 나타낸 도면이다. 도 6d는 제1 데이터 신호(DS11)에 의해 표현되는 제1 데이터(DAT11)의 예시적인 구성을 나타낸다.
도 6a 및 6b를 참조하면, 아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 메모리 시스템(100a)에서 데이터를 통신하는데 사용되는 제1 데이터 신호(DS11), 즉 PAM4 신호를 나타낼 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '10', '11')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL21, VL31, VL41)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI(electromagnetic interference), 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다. 예를 들어, 아이 폭(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는 데 사용될 수 있다. 아이 오프닝(OP)은 다양한 전압 레벨들(VL11, VL21, VL31, VL41) 사이의 피크 대 피크 전압 차이를 나타내며, 측정된 신호의 전압 레벨들(VL11, VL21, VL31, VL41)을 구별하기 위한 전압 마진과 관련될 수 있다.
도 6c를 참조하면, PAM4 방식의 제1 데이터 신호(DS11)의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 및 이를 검출 또는 센싱하기 위한 서로 다른 제1, 제2 및 제3 기준 전압 레벨들(VRL11, VRL21, VRL31)을 예시하고 있다.
제1 전압 레벨(VL11)은 제2 전압 레벨(VL21)보다 높고, 제2 전압 레벨(VL21)은 제3 전압 레벨(VL31)보다 높으며, 제3 전압 레벨(VL31)은 제4 전압 레벨(VL41)보다 높을 수 있다. 예를 들어, 제1 전압 레벨(VL11)은 전원 전압(VDDQ)의 레벨과 동일하고, 제2 전압 레벨(VL21)은 전원 전압(VDDQ)의 레벨의 약 2/3이고, 제3 전압 레벨(VL31)은 전원 전압(VDDQ)의 레벨의 약 1/3이며, 제4 전압 레벨(VL41)은 접지 전압(GND)의 레벨(즉, 약 0V)일 수 있다.
제1 기준 전압 레벨(VRL11)은 제1 전압 레벨(VL11)과 제2 전압 레벨(VL21) 사이의 레벨이고, 제2 기준 전압 레벨(VRL21)은 제2 전압 레벨(VL21)과 제3 전압 레벨(VL31) 사이의 레벨이며, 제3 기준 전압 레벨(VRL31)은 제3 전압 레벨(VL31)과 제4 전압 레벨(VL41) 사이의 레벨일 수 있다. 예를 들어, 제1 기준 전압 레벨(VRL11)은 전원 전압(VDDQ)의 레벨의 약 3/4이고, 제2 기준 전압 레벨(VRL21)은 전원 전압(VDDQ)의 레벨의 약 1/2이며, 제3 기준 전압 레벨(VRL31)은 전원 전압(VDDQ)의 레벨의 약 1/4일 수 있다.
도 6d를 참조하면, PAM4 방식의 제1 데이터 신호(DS11)의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41)과 제1 데이터(DAT11)에 포함되는 서로 다른 제1 및 제2 비트들(B11, B21)의 값들 사이의 관계를 예시하고 있다.
제1 데이터(DAT11)가 '11'의 값을 가지는 경우에, 즉 제1 비트(B11)의 값 및 제2 비트(B21)의 값이 각각 '1'인 경우에, 제1 데이터(DAT11)에 기초하여 생성되는 제1 데이터 신호(DS11)는 제1 전압 레벨(VL11)을 가질 수 있다. 이와 유사하게, 제1 데이터(DAT11)가 '10'의 값을 가지는 경우에 제1 데이터 신호(DS11)는 제2 전압 레벨(VL21)을 가질 수 있고, 제1 데이터(DAT11)가 '01'의 값을 가지는 경우에 제1 데이터 신호(DS11)는 제3 전압 레벨(VL31)을 가질 수 있으며, 제1 데이터(DAT11)가 '00'의 값을 가지는 경우에 제1 데이터 신호(DS11)는 제4 전압 레벨(VL41)을 가질 수 있다.
도 6d의 실시예에서, 제1 비트(B11)는 제1 데이터(DAT11)의 MSB(most significant bit)이고, 제2 비트(B21)는 제1 데이터(DAT11)의 LSB(least significant bit)일 수 있다. 다만 본 발명은 이에 한정되지 않을 수 있다.
도 7은 도 2의 메모리 시스템에 포함되는 메모리 컨트롤러에 포함되는 데이터 구동부의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 데이터 구동부(210a)는 제1 데이터(DAT11)에 포함되는 제1 비트(B11)의 값 및 제2 비트(B21)의 값에 기초하여 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 중 하나를 가지는 제1 데이터 신호(DS11)를 생성할 수 있다.
데이터 구동부(210a)는 샘플러(250a), 제1 드라이버(261a), 제2 드라이버(262a), 제3 드라이버(263a) 및 데이터 입출력 패드(270a)를 포함할 수 있다.
샘플러(250a)는 제1 비트(B11)의 값 및 제2 비트(B21)의 값에 기초하여 제1 구동 신호(DRV11), 제2 구동 신호(DRV21) 및 제3 구동 신호(DRV31)를 생성할 수 있다.
제1 드라이버(261a)는 제1 구동 신호(DRV11)에 기초하여 제1 전압 레벨(VL11) 또는 제4 전압 레벨(VL41)을 가지는 제1 데이터 신호(DS11)를 생성할 수 있다. 제2 드라이버(262a)는 제2 구동 신호(DRV21)에 기초하여 제2 전압 레벨(VL21) 또는 제4 전압 레벨(VL41)을 가지는 제1 데이터 신호(DS11)를 생성할 수 있다. 제3 드라이버(263a)는 제3 구동 신호(DRV31)에 기초하여 제3 전압 레벨(VL31) 또는 제4 전압 레벨(VL41)을 가지는 제1 데이터 신호(DS11)를 생성할 수 있다.
일 실시예에서, 제1, 제2 및 제3 드라이버들(261a, 262a, 263a) 각각은 CMOS(complementary metal-oxide semiconductor) 게이트를 포함할 수 있다. 예를 들어, 제1 드라이버(261a)는 제1 전압 레벨(VL11)을 가지는 제1 구동 전압(VD11) 및 제4 전압 레벨(VL41)을 가지는 제4 구동 전압(VD41)에 기초하여 동작하는 CMOS 게이트를 포함하고, 제2 드라이버(262a)는 제2 전압 레벨(VL21)을 가지는 제2 구동 전압(VD21) 및 제4 구동 전압(VD41)에 기초하여 동작하는 CMOS 게이트를 포함하며, 제3 드라이버(263a)는 제3 전압 레벨(VL31)을 가지는 제3 구동 전압(VD31) 및 제4 구동 전압(VD41)에 기초하여 동작하는 CMOS 게이트를 포함할 수 있다.
제1 데이터(DAT11)가 '11'의 값을 가지는 경우에, 제1 구동 신호(DRV11)는 논리 하이 레벨을 가지고, 제1 드라이버(261a)는 제1 구동 신호(DRV11)에 기초하여 제1 전압 레벨(VL11)을 가지는 제1 데이터 신호(DS11)를 생성하며, 이 때 제2 및 제3 드라이버들(262a, 263a)은 비활성화될 수 있다. 이와 유사하게, 제1 데이터(DAT11)가 '10'의 값을 가지는 경우에, 제2 구동 신호(DRV21)는 논리 하이 레벨을 가지고, 제2 드라이버(262a)는 제2 구동 신호(DRV21)에 기초하여 제2 전압 레벨(VL21)을 가지는 제1 데이터 신호(DS11)를 생성하며, 이 때 제1 및 제3 드라이버들(261a, 263a)은 비활성화될 수 있다. 제1 데이터(DAT11)가 '01'의 값을 가지는 경우에, 제3 구동 신호(DRV31)는 논리 하이 레벨을 가지고, 제3 드라이버(263a)는 제3 구동 신호(DRV31)에 기초하여 제3 전압 레벨(VL31)을 가지는 제1 데이터 신호(DS11)를 생성하며, 이 때 제1 및 제2 드라이버들(261a, 262a)은 비활성화될 수 있다.
한편, 제1 데이터(DAT11)가 '00'의 값을 가지는 경우에, 제1, 제2 및 제3 구동 신호들(DRV11, DRV21, DRV31) 중 적어도 하나는 논리 로우 레벨을 가지고, 제1, 제2 및 제3 드라이버들(261a, 262a, 263a) 중 적어도 하나는 제1, 제2 및 제3 구동 신호들(DRV11, DRV21, DRV31) 중 적어도 하나에 기초하여 제4 전압 레벨(VL41)을 가지는 제1 데이터 신호(DS11)를 생성할 수 있다.
데이터 입출력 패드(270a)는 제1 데이터 신호(DS11)를 출력할 수 있다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
도 8은 도 2의 메모리 시스템에 포함되는 제1 메모리 칩에 포함되는 제1 데이터 수신부의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 제1 데이터 수신부(412a)는 제1 센싱 설정 신호(SS1) 및 제1, 제2 및 제3 기준 전압 레벨들(VRL11, VRL21, VRL31)에 기초하여 제1 비트(OB11)의 값을 획득할 수 있다.
제1 데이터 수신부(412a)는 데이터 입출력 패드(450a), 제1 비교기(461a), 제2 비교기(462a), 제3 비교기(463a) 및 샘플러(470a)를 포함할 수 있다.
데이터 입출력 패드(450a)는 제1 데이터 신호(DS11)를 수신할 수 있다.
제1 비교기(461a)는 제1 데이터 신호(DS11)의 전압 레벨과 제1 기준 전압 레벨(VRL11)을 비교하여 제1 비교 신호(CS11)를 생성할 수 있다. 제2 비교기(462a)는 제1 데이터 신호(DS11)의 전압 레벨과 제2 기준 전압 레벨(VRL21)을 비교하여 제2 비교 신호(CS21)를 생성할 수 있다. 제3 비교기(463a)는 제1 데이터 신호(DS11)의 전압 레벨과 제3 기준 전압 레벨(VRL31)을 비교하여 제3 비교 신호(CS31)를 생성할 수 있다.
일 실시예에서, 제1, 제2 및 제3 비교기들(461a, 462a, 463a) 각각은 연산 증폭기(operational amplifier)를 포함할 수 있다. 예를 들어, 제1 비교기(461a)는 제1 데이터 신호(DS11) 및 제1 기준 전압 레벨(VRL11)을 가지는 제1 기준 전압(VREF11)에 기초하여 동작하는 연산 증폭기를 포함하고, 제2 비교기(462a)는 제1 데이터 신호(DS11) 및 제2 기준 전압 레벨(VRL21)을 가지는 제2 기준 전압(VREF21)에 기초하여 동작하는 연산 증폭기를 포함하며, 제3 비교기(463a)는 제1 데이터 신호(DS11) 및 제3 기준 전압 레벨(VRL31)을 가지는 제3 기준 전압(VREF31)에 기초하여 동작하는 연산 증폭기를 포함할 수 있다.
샘플러(470a)는 제1, 제2 및 제3 비교 신호들(CS11, CS21, CS31) 중 적어도 하나 및 제1 센싱 설정 신호(SS1)에 기초하여 제1 비트(OB11)의 값을 획득할 수 있다. 샘플러(470a)에 의해 획득된 제1 비트(OB11)의 값은 데이터 구동부(210a)에 입력된 제1 비트(B11)의 값과 실질적으로 동일할 수 있다.
일 실시예에서, 샘플러(470a)가 제1 데이터(DAT11)의 MSB를 획득하도록 설정된 경우에, 샘플러(470a)는 제1, 제2 및 제3 비교 신호들(CS11, CS21, CS31) 중 제2 비교 신호(CS21)만을 이용하여 제1 비트(OB11)의 값을 획득할 수 있다. 예를 들어, 도 6d에 도시된 것처럼, 제1 비트(B11)는 제1 데이터(DAT11)의 MSB이며, 제1 비트(B11)의 값이 '1'인 경우에 제1 데이터 신호(DS11)는 제1 및 제2 전압 레벨들(VL11, VL21) 중 하나를 가지고, 제1 비트(B11)의 값이 '0'인 경우에 제1 데이터 신호(DS11)는 제3 및 제4 전압 레벨들(VL31, VL41) 중 하나를 가질 수 있다. 따라서, 샘플러(470a)는 제2 비교 신호(CS21)에 기초하여, 제1 데이터 신호(DS11)의 전압 레벨이 제2 기준 전압 레벨(VRL21)보다 높은 것으로 판단되면 '1'의 값을 가지는 제1 비트(OB11)를 획득하고, 제1 데이터 신호(DS11)의 전압 레벨이 제2 기준 전압 레벨(VRL21)보다 낮은 것으로 판단되면 '0'의 값을 가지는 제1 비트(OB11)를 획득할 수 있다.
한편, 도시하지는 않았으나, 제2 메모리 칩(420a)에 포함되는 제2 데이터 수신부(422a)는 도 8의 제1 데이터 수신부(412a)와 실질적으로 동일하며, 다만 도 8의 제1 센싱 설정 신호(SS1) 및 제1 비트(OB11)가 제2 센싱 설정 신호(SS2) 및 제2 비트(OB21)로 변경될 수 있다.
일 실시예에서, 제2 데이터 수신부(422a)에 포함되는 샘플러가 제1 데이터(DAT11)의 LSB를 획득하도록 설정된 경우에, 상기 샘플러는 제1, 제2 및 제3 비교 신호들(CS11, CS21, CS31) 중 제2 비교 신호(CS21)와 제1 및 제3 비교 신호들(CS11, CS31) 중 하나를 이용하여 제2 비트(OB21)의 값을 획득할 수 있다. 예를 들어, 도 6d에 도시된 것처럼, 제2 비트(B21)는 제1 데이터(DAT11)의 LSB이며, 제2 비트(B21)의 값이 '1'인 경우에 제1 데이터 신호(DS11)는 제1 및 제3 전압 레벨들(VL11, VL31) 중 하나를 가지고, 제2 비트(B21)의 값이 '0'인 경우에 제1 데이터 신호(DS11)는 제2 및 제4 전압 레벨들(VL21, VL41) 중 하나를 가질 수 있다. 따라서, 상기 샘플러는 제2 비교 신호(CS21)에 기초하여 제1 데이터 신호(DS11)의 전압 레벨이 제2 기준 전압 레벨(VRL21)보다 높은지 낮은지를 먼저 판단할 수 있다. 제1 데이터 신호(DS11)의 전압 레벨이 제2 기준 전압 레벨(VRL21)보다 높은 경우에, 상기 샘플러는 제1 비교 신호(CS11)에 기초하여, 제1 데이터 신호(DS11)의 전압 레벨이 제1 기준 전압 레벨(VRL11)보다 높은 것으로 판단되면 '1'의 값을 가지는 제2 비트(OB21)를 획득하고, 제1 데이터 신호(DS11)의 전압 레벨이 제1 기준 전압 레벨(VRL11)보다 낮은 것으로 판단되면 '0'의 값을 가지는 제2 비트(OB21)를 획득할 수 있다. 이와 유사하게, 제1 데이터 신호(DS11)의 전압 레벨이 제2 기준 전압 레벨(VRL21)보다 낮은 경우에, 상기 샘플러는 제3 비교 신호(CS31)에 기초하여, 제1 데이터 신호(DS11)의 전압 레벨이 제3 기준 전압 레벨(VRL31)보다 높은 것으로 판단되면 '1'의 값을 가지는 제2 비트(OB21)를 획득하고, 제1 데이터 신호(DS11)의 전압 레벨이 제3 기준 전압 레벨(VRL31)보다 낮은 것으로 판단되면 '0'의 값을 가지는 제2 비트(OB21)를 획득할 수 있다.
도 9, 10a 및 10b는 도 2의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 9를 참조하면, 본 발명의 실시예들에 따라 메모리 컨트롤러(200a)가 PAM4 방식의 제1 데이터 신호(DS11)를 제1 및 제2 메모리 칩들(410a, 420a)에 전송하는 동작을 예시하고 있다.
먼저, 시간 T11 동안에, 제1 칩 인에이블 신호(CE1)만을 활성화하여 제1 메모리 칩(410a)만을 인에이블하고, 제1 센싱 설정 신호(SS1)에 기초하여 제1 메모리 칩(410a)에 대한 제1 설정 동작(PSET)을 수행할 수 있다. 예를 들어, 제1 설정 동작(PSET)은 제1 메모리 칩(410a)이 제1 데이터 신호(DS11)를 기초로 제1 데이터(DAT11)의 MSB인 제1 비트(B11)를 획득하도록 설정하는 동작이며 primary 설정 동작으로 부를 수 있다.
다음에, 시간 T21 동안에, 제2 칩 인에이블 신호(CE2)만을 활성화하여 제2 메모리 칩(420a)만을 인에이블하고, 제2 센싱 설정 신호(SS2)에 기초하여 제2 메모리 칩(420a)에 대한 제2 설정 동작(SSET)을 수행할 수 있다. 예를 들어, 제2 설정 동작(SSET)은 제2 메모리 칩(420a)이 제1 데이터 신호(DS11)를 기초로 제1 데이터(DAT11)의 LSB인 제2 비트(B21)를 획득하도록 설정하는 동작이며 secondary 설정 동작으로 부를 수 있다.
이후에, 시간 T31 동안에, 제1 및 제2 칩 인에이블 신호들(CE1, CE2)을 동시에 활성화하여 제1 및 제2 메모리 칩들(410a, 420a)을 동시에 인에이블하고, 메모리 컨트롤러(200a)는 제1 데이터 신호(DS11)를 생성 및 출력하며, 제1 및 제2 메모리 칩들(410a, 420a)은 모두 인에이블된 상태에서 제1 데이터 신호(DS11)를 동시에 수신하고 제1 및 제2 비트들(OB11, OB12)을 동시에 획득하여 동작할 수 있다. 예를 들어, 제1 및 제2 메모리 칩들(410a, 420a)에 포함된 제1 메모리 장치들(414) 중 하나 및 제2 메모리 장치들(424) 중 하나에 제1 및 제2 비트들(OB11, OB12)이 동시에 기입될 수 있다.
제1 데이터 신호(DS11)가 하나의 제1 데이터(DAT11)를 포함하는 경우에 기초하여 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, 제1 데이터 신호(DS11)는 미리 정해진 데이터 전송 레이트에 기초하여 복수의 데이터들을 순차적/연속적으로 제공할 수 있다. 이 경우, 시간 T31 동안에 제1 및 제2 메모리 칩들(410a, 420a)은 복수의 제1 비트들 및 복수의 제2 비트들을 동시에 획득 및 기입할 수 있다.
도 10a를 참조하면, 동일한 채널에 공통 연결된 제1 및 제2 메모리 칩들(MC1, MC2)에서, 종래 방식에 따라 제1 메모리 칩(MC1)을 인에이블하여 데이터 기입 동작을 수행하고, 이후에 제2 메모리 칩(MC2)을 인에이블하여 데이터 기입 동작을 수행하는 경우를 예시하고 있다. 제1 데이터 전송 레이트에 기초하여 동작하며, 제1 메모리 칩(MC1)에 대해 TC1의 커맨드(CMD1) 전송 시간, TL1의 레이턴시(LTC1) 및 TD1의 데이터(DAT_MC1) 전송 시간이 소요되며, 제2 메모리 칩(MC2)에 대해 TC2의 커맨드(CMD2) 전송 시간, TL2의 레이턴시(LTC2) 및 TD2의 데이터(DAT_MC2) 전송 시간이 소요될 수 있다.
도 10b를 참조하면, 동일한 채널에 공통 연결된 제1 및 제2 메모리 칩들(MC1, MC2)에서, 본 발명의 실시예들에 따라 제1 및 제2 메모리 칩들(MC1, MC2)이 모두 인에이블된 상태에서 데이터 기입 동작을 수행하는 경우를 예시하고 있다. 상기 제1 데이터 전송 레이트보다 낮은(예를 들어, 상기 제1 데이터 전송 레이트의 약 절반인) 제2 데이터 전송 레이트에 기초하여 동작하며, 제1 및 제2 메모리 칩들(MC1, MC2)에 대해 TCC의 커맨드(CMD1, CMD2) 전송 시간, TLC의 레이턴시(LTC1, LTC2) 및 TDC의 데이터(DAT_MC1, DAT_MC2) 전송 시간이 소요될 수 있다.
하나의 메모리 칩에 대한 데이터 기입 시간은 도 10a의 경우가 도 10b의 경우보다 짧지만, 두 개의 메모리 칩들 모두에 대한 전체 데이터 기입 시간은 도 10b의 경우가 도 10a의 경우보다 짧을 수 있다. 따라서, 본 발명의 실시예들에 따라 2-칩 동시 동작(또는 2-웨이 동시 동작)을 수행하는 경우에, 전체 시스템의 성능이 향상될 수 있다.
도 11은 도 1의 메모리 시스템의 다른 예를 나타내는 블록도이다. 이하 도 2와 중복되는 설명은 생략한다.
도 11을 참조하면, 메모리 시스템(100b)은 메모리 컨트롤러(200b), 제1 채널(300b), 제1 메모리 칩(410b), 제2 메모리 칩(420b) 및 제3 메모리 칩(430b)을 포함한다. 도 11은 도 1의 메모리 시스템(10)에서 M은 3이고 8-레벨 방식(즉, PAM8 방식)으로 데이터 신호를 생성하는 경우를 예시하고 있다.
메모리 컨트롤러(200b)는 3개의 비트들을 포함하는 제1 데이터를 표현하도록 8개의 전압 레벨들 중 하나를 가지는 제1 데이터 신호(DS12)를 생성하고, 제1 채널(300b)을 통해 제1 데이터 신호(DS12)를 출력한다. 도 12a 및 12b를 참조하여 후술하는 것처럼, 제1 데이터 신호(DS12)는 서로 다른 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82) 중 하나를 가질 수 있고, 제1 데이터(DAT12)는 서로 다른 제1, 제2 및 제3 비트들(B12, B22, B32)을 포함할 수 있다.
메모리 컨트롤러(200b)는 제1 데이터 신호(DS12)를 생성하는 데이터 구동부(210b)를 포함할 수 있다. 데이터 구동부(210b)의 예시적인 구조에 대해서는 도 13을 참조하여 후술하도록 한다. 메모리 컨트롤러(200b)는 제1, 제2 및 제3 인에이블 신호들(CE1, CE2, CE3) 및 제1, 제2 및 제3 제1 센싱 설정 신호들(SS1, SS2, SS3)을 생성하여 제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)에 제공할 수 있다.
제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)은 제1 채널(300b)을 통해 메모리 컨트롤러(200b)에 공통적으로 연결되고, 제1, 제2 및 제3 인에이블 신호들(CE1, CE2, CE3)을 기초로 인에이블되며, 제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)이 모두 인에이블된 상태에서 메모리 컨트롤러(200b)로부터 제1 채널(300b)을 통해 전송되는 제1 데이터 신호(DS12)를 동시에 수신한다. 제1 메모리 칩(410b)은 제1 데이터 신호(DS12)를 기초로 제1 비트(B12)를 획득하여 동작하고, 제2 메모리 칩(420b)은 제1 데이터 신호(DS12)를 기초로 제2 비트(B22)를 획득하여 동작하며, 제2 메모리 칩(420c)은 제1 데이터 신호(DS12)를 기초로 제3 비트(B32)를 획득하여 동작한다. 제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)은 제1, 제2 및 제3 비트들(B12, B22, B32)을 동시에 획득한다.
제1 메모리 칩(410b)은 제1 데이터 신호(DS12)에 기초하여 제1 비트(B12)를 획득하는 제1 데이터 수신부(412b) 및 복수의 제1 메모리 장치들(414)을 포함할 수 있다. 제1 데이터 수신부(412b)의 예시적인 구조에 대해서는 도 14를 참조하여 후술하도록 한다. 제2 메모리 칩(420b)은 제1 데이터 신호(DS12)에 기초하여 제2 비트(B22)를 획득하는 제2 데이터 수신부(422b) 및 복수의 제2 메모리 장치들(424)을 포함할 수 있다. 제3 메모리 칩(430b)은 제1 데이터 신호(DS12)에 기초하여 제3 비트(B32)를 획득하는 제3 데이터 수신부(432b) 및 복수의 제3 메모리 장치들(434)을 포함할 수 있다.
도 12a 및 12b는 도 11의 메모리 시스템에 포함되는 제1 채널을 통하여 전송되는 제1 데이터 신호를 설명하기 위한 도면들이다. 이하 도 6c 및 6d와 중복되는 설명은 생략한다.
도 12a를 참조하면, PAM8 방식의 제1 데이터 신호(DS12)의 서로 다른 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82) 및 이를 검출 또는 센싱하기 위한 서로 다른 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 전압 레벨들(VRL12, VRL22, VRL32, VRL42, VRL52, VRL62, VRL72)을 예시하고 있다. 전압 레벨들 및 기준 전압 레벨들의 크기 관계는 도시된 바와 같을 수 있다.
도 12b를 참조하면, PAM8 방식의 제1 데이터 신호(DS12)의 서로 다른 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82)과 제1 데이터(DAT12)에 포함되는 서로 다른 제1, 제2 및 제3 비트들(B12, B22, B32)의 값들 사이의 관계를 예시하고 있다. 제1 데이터(DAT12)의 값 및 그에 따른 제1 데이터 신호(DS12)의 전압 레벨의 관계는 도시된 바와 같을 수 있다.
도 13은 도 11의 메모리 시스템에 포함되는 메모리 컨트롤러에 포함되는 데이터 구동부의 일 예를 나타내는 블록도이다. 이하 도 7과 중복되는 설명은 생략한다.
도 13을 참조하면, 데이터 구동부(210b)는 제1 데이터(DAT12)에 포함되는 제1, 제2 및 제3 비트들(B12, B22, B32)의 값들에 기초하여 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82) 중 하나를 가지는 제1 데이터 신호(DS12)를 생성할 수 있다.
데이터 구동부(210b)는 샘플러(250b), 제1 드라이버(261b), 제2 드라이버(262b), 제3 드라이버(263b), 제4 드라이버(264b), 제5 드라이버(265b), 제6 드라이버(266b), 제7 드라이버(267b) 및 데이터 입출력 패드(270b)를 포함할 수 있다.
제1 드라이버(261b)는 제1 구동 신호(DRV12)에 기초하여 제1 전압 레벨(VL12) 또는 제8 전압 레벨(VL82)을 가지는 제1 데이터 신호(DS12)를 생성할 수 있다. 제2 드라이버(262b)는 제2 구동 신호(DRV22)에 기초하여 제2 전압 레벨(VL22) 또는 제8 전압 레벨(VL82)을 가지는 제1 데이터 신호(DS12)를 생성할 수 있다. 제3 드라이버(263b)는 제3 구동 신호(DRV32)에 기초하여 제3 전압 레벨(VL32) 또는 제8 전압 레벨(VL82)을 가지는 제1 데이터 신호(DS12)를 생성할 수 있다. 제4 드라이버(264b)는 제4 구동 신호(DRV42)에 기초하여 제4 전압 레벨(VL42) 또는 제8 전압 레벨(VL82)을 가지는 제1 데이터 신호(DS12)를 생성할 수 있다. 제5 드라이버(265b)는 제5 구동 신호(DRV52)에 기초하여 제5 전압 레벨(VL52) 또는 제8 전압 레벨(VL82)을 가지는 제1 데이터 신호(DS12)를 생성할 수 있다. 제6 드라이버(266b)는 제6 구동 신호(DRV62)에 기초하여 제6 전압 레벨(VL62) 또는 제8 전압 레벨(VL82)을 가지는 제1 데이터 신호(DS12)를 생성할 수 있다. 제7 드라이버(267b)는 제7 구동 신호(DRV72)에 기초하여 제7 전압 레벨(VL72) 또는 제8 전압 레벨(VL82)을 가지는 제1 데이터 신호(DS12)를 생성할 수 있다. 제1, 제2, 제3, 제4, 제5, 제6 및 제7 드라이버들(261b, 262b, 263b, 264b, 265b, 266b, 267b)은 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82)을 가지는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 구동 전압들(VD12, VD22, VD32, VD42, VD52, VD62, VD72, VD82)에 기초하여 동작할 수 있다.
데이터 입출력 패드(270b)는 제1 데이터 신호(DS12)를 출력할 수 있다.
도 14는 도 11의 메모리 시스템에 포함되는 제1 메모리 칩에 포함되는 제1 데이터 수신부의 일 예를 나타내는 블록도이다. 이하 도 8과 중복되는 설명은 생략한다.
도 14를 참조하면, 제1 데이터 수신부(412b)는 제1 센싱 설정 신호(SS1) 및 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 전압 레벨들(VRL12, VRL22, VRL32, VRL42, VRL52, VRL62, VRL72)에 기초하여 제1 비트(OB12)의 값을 획득할 수 있다.
제1 데이터 수신부(412b)는 데이터 입출력 패드(450b), 제1 비교기(461b), 제2 비교기(462b), 제3 비교기(463b), 제4 비교기(464b), 제5 비교기(465b), 제6 비교기(466b), 제7 비교기(467b) 및 샘플러(470b)를 포함할 수 있다.
데이터 입출력 패드(450b)는 제1 데이터 신호(DS12)를 수신할 수 있다.
제1 비교기(461b)는 제1 데이터 신호(DS12)의 전압 레벨과 제1 기준 전압 레벨(VRL12)을 비교하여 제1 비교 신호(CS12)를 생성할 수 있다. 제2 비교기(462b)는 제1 데이터 신호(DS12)의 전압 레벨과 제2 기준 전압 레벨(VRL22)을 비교하여 제2 비교 신호(CS22)를 생성할 수 있다. 제3 비교기(463b)는 제1 데이터 신호(DS12)의 전압 레벨과 제3 기준 전압 레벨(VRL32)을 비교하여 제3 비교 신호(CS32)를 생성할 수 있다. 제4 비교기(464b)는 제1 데이터 신호(DS12)의 전압 레벨과 제4 기준 전압 레벨(VRL42)을 비교하여 제4 비교 신호(CS42)를 생성할 수 있다. 제5 비교기(465b)는 제1 데이터 신호(DS12)의 전압 레벨과 제5 기준 전압 레벨(VRL52)을 비교하여 제5 비교 신호(CS52)를 생성할 수 있다. 제6 비교기(466b)는 제1 데이터 신호(DS12)의 전압 레벨과 제6 기준 전압 레벨(VRL62)을 비교하여 제6 비교 신호(CS62)를 생성할 수 있다. 제7 비교기(467b)는 제1 데이터 신호(DS12)의 전압 레벨과 제7 기준 전압 레벨(VRL72)을 비교하여 제7 비교 신호(CS72)를 생성할 수 있다. 제1, 제2, 제3, 제4, 제5, 제6 및 제7 비교기들(461b, 462b, 463b, 464b, 465b, 466b, 467b)은 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 전압 레벨들(VRL12, VRL22, VRL32, VRL42, VRL52, VRL62, VRL72)을 가지는 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 전압들(VREF12, VREF22, VREF32, VREF42, VREF52, VREF62, VREF72)에 기초하여 동작할 수 있다.
샘플러(470b)는 제1, 제2, 제3, 제4, 제5, 제6 및 제7 비교 신호들(CS12, CS22, CS32, CS42, CS52, CS62, CS72) 중 적어도 하나 및 제1 센싱 설정 신호(SS1)에 기초하여 제1 비트(OB12)의 값을 획득할 수 있다.
일 실시예에서, 샘플러(470b)가 제1 데이터(DAT12)의 MSB를 획득하도록 설정된 경우에, 샘플러(470b)는 제4 비교 신호(CS42)만을 이용하여 제1 비트(OB12)의 값을 획득할 수 있다.
일 실시예에서, 제2 데이터 수신부(422b)에 포함되는 샘플러가 제1 데이터(DAT12)의 중간 비트, 즉 CSB(central significant bit)를 획득하도록 설정된 경우에, 상기 샘플러는 제4 비교 신호(CS42)와 제2 및 제6 비교 신호들(CS22, CS62) 중 하나를 이용하여 제2 비트(OB22)의 값을 획득할 수 있다.
일 실시예에서, 제3 데이터 수신부(432b)에 포함되는 샘플러가 제1 데이터(DAT12)의 LSB를 획득하도록 설정된 경우에, 상기 샘플러는 제4 비교 신호(CS42), 제2 및 제6 비교 신호들(CS22, CS62) 중 하나와 제1, 제3, 제5 및 제7 비교 신호들(CS12, CS32, CS52, CS72) 중 하나를 이용하여 제3 비트(OB32)의 값을 획득할 수 있다.
도 15는 도 11의 메모리 시스템의 동작을 설명하기 위한 도면이다. 이하 도 9와 중복되는 설명은 생략한다.
도 15를 참조하면, 본 발명의 실시예들에 따라 메모리 컨트롤러(200b)가 PAM8 방식의 제1 데이터 신호(DS12)를 제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)에 전송하는 동작을 예시하고 있다.
시간 T12 동안에, 제1 칩 인에이블 신호(CE1)만을 활성화하여 제1 메모리 칩(410b)만을 인에이블하고, 제1 센싱 설정 신호(SS1)에 기초하여 제1 메모리 칩(410b)에 대한 제1 설정 동작(PSET)을 수행할 수 있다. 시간 T22 동안에, 제2 칩 인에이블 신호(CE2)만을 활성화하여 제2 메모리 칩(420b)만을 인에이블하고, 제2 센싱 설정 신호(SS2)에 기초하여 제2 메모리 칩(420b)에 대한 제2 설정 동작(SSET)을 수행할 수 있다.
다음에, 시간 T32 동안에, 제3 칩 인에이블 신호(CE3)만을 활성화하여 제3 메모리 칩(430b)만을 인에이블하고, 제3 센싱 설정 신호(SS3)에 기초하여 제3 메모리 칩(430b)에 대한 제3 설정 동작(TSET)을 수행할 수 있다. 예를 들어, 제3 설정 동작(TSET)은 제3 메모리 칩(430b)이 제1 데이터 신호(DS12)를 기초로 제1 데이터(DAT12)의 LSB인 제3 비트(B32)를 획득하도록 설정하는 동작이며 tertiary 설정 동작으로 부를 수 있다.
이후에, 시간 T42 동안에, 제1, 제2 및 제3 칩 인에이블 신호들(CE1, CE2, CE3)을 동시에 활성화하여 제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)을 동시에 인에이블하고, 메모리 컨트롤러(200b)는 제1 데이터 신호(DS12)를 생성 및 출력하며, 제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)은 모두 인에이블된 상태에서 제1 데이터 신호(DS12)를 동시에 수신하고 제1, 제2 및 제3 비트들(OB12, OB22, OB32)을 동시에 획득하여 동작할 수 있다. 예를 들어, 제1, 제2 및 제3 메모리 칩들(410b, 420b, 430b)에 포함된 제1 메모리 장치들(414) 중 하나, 제2 메모리 장치들(424) 중 하나 및 제3 메모리 장치들(434) 중 하나에 제1, 제2 및 제3 비트들(OB12, OB22, OB32)이 동시에 기입될 수 있다.
도시하지는 않았으나, 도 10a 및 10b를 참조하여 상술한 것과 유사하게, 본 발명의 실시예들에 따른 메모리 시스템에서 세 개의 메모리 칩들 모두에 대한 전체 데이터 기입 시간이 감소할 수 있고, 따라서 전체 시스템의 성능이 향상될 수 있다.
한편, PAM4 방식 및 PAM8 방식에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, PAM2M 방식으로 확장하여 적용될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 16을 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21) 및 M개의 메모리 칩들(41, 51)을 포함하며, 복수의 신호 라인들(30) 및 버퍼 칩(60)을 더 포함할 수 있다.
버퍼 칩(60)을 더 포함하며 이에 따라 데이터 수신부(24) 및 데이터 구동부들(44, 54)을 더 포함하는 것을 제외하면, 도 16의 메모리 시스템(11)은 도 1의 메모리 시스템(10)과 실질적으로 동일할 수 있다.
버퍼 칩(60)은 상기 하나의 채널과 M개의 메모리 칩들(41, 51) 사이에 배치될 수 있다. 버퍼 칩(60)은 M개의 메모리 칩들(41, 51)로부터의 출력 및 멀티 레벨 시그널링 방식에 기초하여 데이터 신호(MLDAT)를 생성하고, 상기 하나의 채널을 통해 데이터 신호(MLDAT)를 출력한다. 예를 들어, 버퍼 칩(60)은 M개의 메모리 칩들(41, 51)로부터 동시에 출력되는 M개의 비트들을 포함하는 데이터를 표현하도록 상기 2M개의 전압 레벨들 중 하나를 가지는 데이터 신호(MLDAT)를 생성하며, 이를 생성하기 위한 데이터 구동부(62)를 포함할 수 있다. 데이터 구동부(62)는 메모리 컨트롤러(21)에 포함되는 데이터 구동부(22)와 실질적으로 동일할 수 있다.
메모리 컨트롤러(21)는 상기 하나의 채널을 통해 전송되는 데이터 신호(MLDAT)를 수신하고, 데이터 신호(MLDAT)를 기초로 동작한다. 예를 들어, 메모리 컨트롤러(21)는 데이터 신호(MLDAT)를 기초로 상기 데이터에 포함되는 상기 M개의 비트들을 동시에 획득하여 동작하며, 이를 획득하기 위한 데이터 수신부(24)를 포함할 수 있다. 데이터 수신부(24)는 메모리 칩들(41, 51)에 포함되는 데이터 수신부들(42, 52)과 실질적으로 동일할 수 있다. 예를 들어, 데이터 수신부(24)는 메모리 컨트롤러(21) 내의 메모리 인터페이스(예를 들어, 도 3의 650)에 포함될 수 있다.
메모리 칩들(41, 51) 각각은 상기 M개의 비트들을 출력하는 데이터 구동부들(DRV)(44, 54) 중 하나를 포함할 수 있다. 메모리 컨트롤러(21)에 포함되는 데이터 구동부(22) 및 버퍼 칩(60)에 포함되는 데이터 구동부(62)와 다르게, 데이터 구동부들(44, 54) 각각은 멀티 레벨 시그널링 방식이 아닌 일반적인 이진 방식으로 상기 M개의 비트들 중 하나를 출력할 수 있다. 예를 들어, 데이터 구동부들(44, 54)은 메모리 칩들(41, 51) 내의 버퍼부(예를 들어, 도 4의 730)에 포함될 수 있다.
도 17 및 18은 도 16의 메모리 시스템의 예들을 나타내는 블록도들이다. 이하 도 2 및 11과 중복되는 설명은 생략한다.
도 17을 참조하면, 메모리 시스템(100c)은 메모리 컨트롤러(200c), 제1 채널(300c), 제1 메모리 칩(410c), 제2 메모리 칩(420c) 및 버퍼 칩(500c)을 포함한다. 도 17은 도 16의 메모리 시스템(11)에서 M은 2이고 PAM4 방식으로 데이터 신호를 생성하는 경우를 예시하고 있다.
버퍼 칩(500c)을 더 포함하고 이에 따라 데이터 수신부(220c) 및 데이터 구동부들(411, 421)을 더 포함하는 것을 제외하면, 도 17의 메모리 시스템(100c)은 도 2의 메모리 시스템(100a)과 실질적으로 동일할 수 있다. 데이터 구동부(210c), 제1 및 제2 데이터 수신부들(412c, 422c), 및 복수의 제1 및 제2 메모리 장치들(414, 424)은 도 2의 데이터 구동부(210a), 제1 및 제2 데이터 수신부들(412a, 422a), 및 복수의 제1 및 제2 메모리 장치들(414, 424)과 각각 실질적으로 동일할 수 있다.
제1 및 제2 메모리 칩들(410c, 420c)은 제1 및 제2 칩 인에이블 신호들(CE1, CE2)을 기초로 인에이블되며, 제1 및 제2 메모리 칩들(410c, 420c)이 모두 인에이블된 상태에서 데이터 구동부들(411, 421)을 이용하여 서로 다른 제3 및 제4 비트들(B31, B41)을 동시에 출력할 수 있다.
일 실시예에서, 제3 및 제4 비트들(B31, B41)은 제1 및 제2 메모리 칩들(410c, 420c)로부터 독출되는 독출 데이터의 일부이며, 메모리 컨트롤러(200c)는 제3 및 제4 비트들(B31, B41)에 기초하여 제1 및 제2 메모리 칩들(410c, 420c)에 대한 데이터 독출 동작을 동시에 수행할 수 있다. 도시하지는 않았으나, 상기 데이터 독출 동작을 수행하기 위한 독출 커맨드 및 어드레스가 메모리 컨트롤러(200c)로부터 제공될 수 있다.
버퍼 칩(500c)은 제1 채널(300c)과 제1 및 제2 메모리 칩들(410c, 420c) 사이에 배치되고, 제3 및 제4 비트들(B31, B41)을 포함하는 제2 데이터를 표현하도록 4개의 전압 레벨들 중 하나를 가지는 제2 데이터 신호(DS21)를 생성하며, 제1 채널(300c)을 통해 제2 데이터 신호(DS21)를 출력할 수 있다. 버퍼 칩(500c)은 제2 데이터 신호(DS21)를 생성하는 데이터 구동부(510c)를 포함할 수 있다. 예를 들어, 데이터 구동부(510c)는 도 7에 도시된 것처럼 구현될 수 있다.
일 실시예에서, 제3 비트(B31)는 상기 제2 데이터의 MSB에 대응하고 제4 비트(B41)는 상기 제2 데이터의 MSB에 대응할 수 있다. 제1 및 제2 메모리 칩들(410c, 420c)이 모두 인에이블된 상태에서 제3 및 제4 비트들(B31, B41)을 동시에 출력하기 이전에, 제1 메모리 칩(410c)을 인에이블하여 MSB를 출력하도록 설정하고 제2 메모리 칩(420c)을 인에이블하여 LSB를 출력하도록 설정할 수 있다. 상술한 설정 동작은 제1 및 제2 센싱 설정 신호들(SS1, SS2)에 기초하여 수행될 수 있다.
메모리 컨트롤러(200c)는 제2 데이터 신호(DS21)를 수신하며, 제2 데이터 신호(DS21)를 기초로 제1 메모리 칩(410c)으로부터 출력된 제3 비트(B31) 및 제2 메모리 칩(420c)으로부터 출력된 제4 비트(B41)를 동시에 획득하여 동작할 수 있다. 메모리 컨트롤러(200c)는 제3 및 제4 비트들(B31, B41)을 획득하는 데이터 수신부(220c)를 포함할 수 있다. 예를 들어, 데이터 수신부(220c)는 도 8에 도시된 것처럼 구현될 수 있다.
도 18을 참조하면, 메모리 시스템(100d)은 메모리 컨트롤러(200d), 제1 채널(300d), 제1 메모리 칩(410d), 제2 메모리 칩(420d), 제3 메모리 칩(430d) 및 버퍼 칩(500d)을 포함한다. 도 18은 도 16의 메모리 시스템(11)에서 M은 3이고 PAM8 방식으로 데이터 신호를 생성하는 경우를 예시하고 있다.
버퍼 칩(500d)을 더 포함하고 이에 따라 데이터 수신부(220d) 및 데이터 구동부들(411, 421, 431)을 더 포함하는 것을 제외하면, 도 18의 메모리 시스템(100d)은 도 11의 메모리 시스템(100b)과 실질적으로 동일할 수 있다. 데이터 구동부(210d), 제1, 제2 및 제3 데이터 수신부들(412d, 422d, 432d), 및 복수의 제1, 제2 및 제3 메모리 장치들(414, 424, 434)은 도 11의 데이터 구동부(210b), 제1, 제2 및 제3 데이터 수신부들(412b, 422b, 432b), 및 복수의 제1, 제2 및 제3 메모리 장치들(414, 424, 434)과 각각 실질적으로 동일할 수 있다.
제1, 제2 및 제3 메모리 칩들(410d, 420d, 430d)은 제1, 제2 및 제3 칩 인에이블 신호들(CE1, CE2, CE3)을 기초로 인에이블되며, 제1, 제2 및 제3 메모리 칩들(410d, 420d, 430d)이 모두 인에이블된 상태에서 데이터 구동부들(411, 421, 431)을 이용하여 서로 다른 제4, 제5 및 제6 비트들(B42, B52, B62)을 동시에 출력할 수 있다.
버퍼 칩(500d)은 제1 채널(300d)과 제1, 제2 및 제3 메모리 칩들(410d, 420d, 430d) 사이에 배치되고, 제4, 제5 및 제6 비트들(B42, B52, B62)을 포함하는 제2 데이터를 표현하도록 8개의 전압 레벨들 중 하나를 가지는 제2 데이터 신호(DS22)를 생성하며, 제1 채널(300d)을 통해 제2 데이터 신호(DS22)를 출력할 수 있다. 버퍼 칩(500d)은 제2 데이터 신호(DS22)를 생성하는 데이터 구동부(510d)를 포함할 수 있다. 예를 들어, 데이터 구동부(510d)는 도 13에 도시된 것처럼 구현될 수 있다.
메모리 컨트롤러(200d)는 제2 데이터 신호(DS22)를 수신하며, 제2 데이터 신호(DS22)를 기초로 제1 메모리 칩(410d)으로부터 출력된 제4 비트(B42), 제2 메모리 칩(420d)으로부터 출력된 제5 비트(B52) 및 제3 메모리 칩(430d)으로부터 출력된 제6 비트(B62)를 동시에 획득하여 동작할 수 있다. 메모리 컨트롤러(200d)는 제4, 제5 및 제6 비트들(B42, B52, B62)을 획득하는 데이터 수신부(220d)를 포함할 수 있다. 예를 들어, 데이터 수신부(220d)는 도 14에 도시된 것처럼 구현될 수 있다.
한편, 도 17 및 18의 메모리 시스템(100c, 100d)에서 도 2 및 11을 참조하여 상술한 데이터 기입 동작이 수행되는 경우에, 버퍼 칩(500c, 500d)은 디스에이블될 수 있다.
도 19 및 20은 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법을 나타내는 순서도들이다.
도 1 및 19를 참조하면, 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법에서, 하나의 채널을 통해 메모리 컨트롤러(20)에 공통적으로 연결되는 M개의 메모리 칩들(40, 50)을 순차적으로 인에이블하여, 각 메모리 칩이 데이터 신호(MLDAT)를 기초로 하나의 비트를 획득하도록 설정한다(단계 S100). 예를 들어, 도 9 및 15를 참조하여 상술한 제1, 제2 및 제3 설정 동작들(PSET, SSET, TSET)이 순차적으로 수행될 수 있다.
이후에 M개의 메모리 칩들(40, 50)을 인에이블하고(단계 S200), 메모리 컨트롤러(20)는 M개의 비트들을 포함하는 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 데이터 신호(MLDAT)를 생성하며, 상기 하나의 채널을 통해 데이터 신호(MLDAT)를 출력한다(단계 S300). 예를 들어, 단계 S300은 도 7 및 13의 데이터 구동부(210a, 210b)에 의해 수행될 수 있다.
M개의 메모리 칩들(40, 50)은, M개의 메모리 칩들(40, 50)이 모두 인에이블된 상태에서 상기 하나의 채널을 통해 전송되는 데이터 신호(MLDAT)를 동시에 수신하며(단계 S400), 데이터 신호(MLDAT)를 기초로 상기 데이터에 포함되는 상기 M개의 비트들 중 하나를 각각 동시에 획득하여 동작한다(단계 S500). 예를 들어, 단계 S500은 도 8 및 14의 제1 데이터 수신부(412a, 412b)에 의해 수행될 수 있고, 도 9 및 15를 참조하여 상술한 것처럼 비트 획득 및 데이터 기입 동작이 동시에 수행될 수 있다.
도 16 및 20을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법에서, 하나의 채널을 통해 메모리 컨트롤러(21)에 공통적으로 연결되는 M개의 메모리 칩들(41, 51)을 순차적으로 인에이블하여, 각 메모리 칩이 데이터 신호(MLDAT)를 생성하기 위한 하나의 비트를 출력하도록 설정한다(단계 S1100). 단계 S1100은 도 19의 단계 S100과 유사할 수 있다.
이후에 M개의 메모리 칩들(41, 51)을 인에이블하고(단계 S1200), M개의 메모리 칩들(41, 51)은 M개의 메모리 칩들(41, 51)이 모두 인에이블된 상태에서 M개의 비트들을 동시에 출력한다(단계 S1300). 버퍼 칩(60)은 M개의 메모리 칩들(41, 51)로부터 동시에 출력되는 상기 M개의 비트들을 포함하는 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 데이터 신호(MLDAT)를 생성하며, 상기 하나의 채널을 통해 데이터 신호(MLDAT)를 출력한다(단계 S1400). 단계 S1400은 도 19의 단계 S300과 유사할 수 있다.
메모리 컨트롤러(21)는 상기 하나의 채널을 통해 전송되는 데이터 신호(MLDAT)를 수신하며(단계 S1500), 데이터 신호(MLDAT)를 기초로 상기 데이터에 포함되는 상기 M개의 비트들을 동시에 획득하여 동작한다(단계 S1600). 단계 S1600은 도 19의 단계 S500과 유사할 수 있다.
한편, 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법은 도 19의 단계들 및 도 20의 단계들을 모두 포함하여 구현될 수도 있으며, 이 경우 중복되는 동작은 생략될 수 있다. 예를 들어, 도 19의 단계들이 순차적으로 수행되고 그 이후에 도 20의 단계들이 순차적으로 수행되는 경우에, 도 19의 단계 S100 및 S200에 대응하는 도 20의 단계 S1100 및 S1200은 생략될 수 있다.
도 21은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
도 21을 참조하면, 스토리지 장치(1000)는 복수의 비휘발성 메모리 칩들(1100) 및 스토리지 컨트롤러(1200)를 포함한다. 실시예에 따라서, 스토리지 장치(1000)는 eMMC(embedded multimedia card), UFS(universal flash storage), SSD(solid state drive) 등으로 구현될 수 있다.
스토리지 컨트롤러(1200)는 채널(CH)을 통하여 비휘발성 메모리 칩들(1100)에 연결되며, 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러에 대응할 수 있다. 스토리지 컨트롤러(1200)는 프로세서(1210), 버퍼 메모리(1220), ECC 블록(1230), 호스트 인터페이스(1250) 및 메모리 인터페이스(1260)를 포함하며, 각각 도 3의 프로세서(610), 버퍼 메모리(620), 호스트 인터페이스(630), ECC 블록(640) 및 메모리 인터페이스(650)에 대응할 수 있다.
비휘발성 메모리 칩들(1100)은 각각 복수의 비휘발성 메모리 장치들을 포함하고, 옵션적으로 외부 고전압(VPP)을 제공받으며, 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 칩들에 대응할 수 있다. 비휘발성 메모리 칩들(1100)의 일부 또는 전부는 하나의 채널(CH)을 통해 스토리지 컨트롤러(1200)에 공통적으로 연결되며, 본 발명의 실시예들에 따라 모두 인에이블된 상태에서 스토리지 컨트롤러(1200)와 멀티 레벨 시그널링 방식의 데이터 신호를 주고받을 수 있다.
본 발명의 실시예들은 메모리 장치, 메모리 시스템 및 스토리지 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. M(M은 2 이상의 자연수)개의 비트들을 포함하는 제1 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 제1 데이터 신호를 생성하고, 제1 채널을 통해 상기 제1 데이터 신호를 출력하는 메모리 컨트롤러; 및
    상기 제1 채널을 통해 상기 메모리 컨트롤러에 공통적으로 연결되는 M개의 메모리 칩들을 포함하며,
    상기 M개의 메모리 칩들은, 상기 M개의 메모리 칩들이 모두 인에이블된 상태에서 상기 메모리 컨트롤러로부터 상기 제1 채널을 통해 전송되는 상기 제1 데이터 신호를 동시에 수신하며, 각각 상기 제1 데이터 신호를 기초로 상기 제1 데이터에 포함되는 상기 M개의 비트들 중 하나를 동시에 획득하여 동작하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 M은 2이고, 상기 M개의 메모리 칩들은 서로 다른 제1 메모리 칩 및 제2 메모리 칩을 포함하고, 상기 제1 데이터에 포함되는 상기 M개의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하며,
    상기 제1 메모리 칩은 상기 제1 데이터 신호를 기초로 상기 제1 비트를 획득하여 동작하고, 상기 제2 메모리 칩은 상기 제1 데이터 신호를 기초로 상기 제2 비트를 획득하여 동작하는 것을 특징으로 하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 제1 비트는 상기 제1 데이터의 MSB(most significant bit)이고, 상기 제2 비트는 상기 제1 데이터의 LSB(least significant bit)인 것을 특징으로 하는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 2M개의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨을 포함하고,
    상기 메모리 컨트롤러는,
    상기 제1 비트의 값 및 상기 제2 비트의 값에 기초하여 상기 제1, 제2, 제3 및 제4 전압 레벨들 중 하나를 가지는 상기 제1 데이터 신호를 생성하는 데이터 구동부를 포함하는 것을 특징으로 하는 메모리 시스템.
  5. 제 4 항에 있어서, 상기 데이터 구동부는,
    상기 제1 비트의 값 및 상기 제2 비트의 값에 기초하여 제1 구동 신호, 제2 구동 신호 및 제3 구동 신호를 생성하는 샘플러;
    상기 제1 구동 신호에 기초하여 상기 제1 전압 레벨 또는 상기 제4 전압 레벨을 가지는 상기 제1 데이터 신호를 생성하는 제1 드라이버;
    상기 제2 구동 신호에 기초하여 상기 제2 전압 레벨 또는 상기 제4 전압 레벨을 가지는 상기 제1 데이터 신호를 생성하는 제2 드라이버; 및
    상기 제3 구동 신호에 기초하여 상기 제3 전압 레벨 또는 상기 제4 전압 레벨을 가지는 상기 제1 데이터 신호를 생성하는 제3 드라이버를 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제 4 항에 있어서, 상기 제1 메모리 칩은,
    제1 센싱 설정 신호 및 서로 다른 제1 기준 전압 레벨, 제2 기준 전압 레벨 및 제3 기준 전압 레벨에 기초하여 상기 제1 비트의 값을 획득하는 제1 데이터 수신부를 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서, 상기 제1 데이터 수신부는,
    상기 제1 데이터 신호의 전압 레벨과 상기 제1 기준 전압 레벨을 비교하여 제1 비교 신호를 생성하는 제1 비교기;
    상기 제1 데이터 신호의 전압 레벨과 상기 제2 기준 전압 레벨을 비교하여 제2 비교 신호를 생성하는 제2 비교기;
    상기 제1 데이터 신호의 전압 레벨과 상기 제3 기준 전압 레벨을 비교하여 제3 비교 신호를 생성하는 제3 비교기; 및
    상기 제1, 제2 및 제3 비교 신호들 중 적어도 하나 및 상기 제1 센싱 설정 신호에 기초하여 상기 제1 비트의 값을 획득하는 샘플러를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제 7 항에 있어서, 상기 샘플러는,
    상기 제1 비트가 상기 제1 데이터의 MSB인 경우에, 상기 제1, 제2 및 제3 비교 신호들 중 상기 제2 비교 신호만을 이용하여 상기 제1 비트의 값을 획득하고,
    상기 제1 비트가 상기 제1 데이터의 LSB인 경우에, 상기 제1, 제2 및 제3 비교 신호들 중 상기 제2 비교 신호와 상기 제1 및 제3 비교 신호들 중 하나를 이용하여 상기 제1 비트의 값을 획득하는 것을 특징으로 하는 메모리 시스템.
  9. 제 6 항에 있어서,
    상기 제1 기준 전압 레벨은 상기 제1 전압 레벨과 상기 제2 전압 레벨 사이의 레벨이고, 상기 제2 기준 전압 레벨은 상기 제2 전압 레벨과 상기 제3 전압 레벨 사이의 레벨이며, 상기 제3 기준 전압 레벨은 상기 제3 전압 레벨과 상기 제4 전압 레벨 사이의 레벨인 것을 특징으로 하는 메모리 시스템.
  10. 제 2 항에 있어서,
    상기 제1 메모리 칩은 상기 메모리 컨트롤러로부터 제1 칩 인에이블 신호를 수신하고, 상기 제2 메모리 칩은 상기 메모리 컨트롤러로부터 상기 제1 칩 인에이블 신호와 다른 제2 칩 인에이블 신호를 수신하며,
    상기 제1 및 제2 메모리 칩들이 상기 제1 데이터 신호를 동시에 수신하도록 상기 제1 및 제2 칩 인에이블 신호들이 동시에 활성화되는 것을 특징으로 하는 메모리 시스템.
  11. 제 2 항에 있어서,
    상기 제1 및 제2 메모리 칩들이 모두 인에이블된 상태에서 상기 제1 데이터 신호를 동시에 수신하기 이전에, 상기 제1 메모리 칩을 인에이블하여 상기 제1 데이터 신호를 기초로 상기 제1 비트를 획득하도록 설정하고, 상기 제2 메모리 칩을 인에이블하여 상기 제1 데이터 신호를 기초로 상기 제2 비트를 획득하도록 설정하는 것을 특징으로 하는 메모리 시스템.
  12. 제 2 항에 있어서,
    상기 제1 및 제2 메모리 칩들은 상기 제1 및 제2 비트들에 기초하여 데이터 기입 동작을 동시에 수행하는 것을 특징으로 하는 메모리 시스템.
  13. 제 1 항에 있어서,
    상기 M은 3이고, 상기 M개의 메모리 칩들은 서로 다른 제1 메모리 칩, 제2 메모리 칩 및 제3 메모리 칩을 포함하고, 상기 제1 데이터에 포함되는 상기 M개의 비트들은 서로 다른 제1 비트, 제2 비트 및 제3 비트를 포함하며,
    상기 제1 메모리 칩은 상기 제1 데이터 신호를 기초로 상기 제1 비트를 획득하여 동작하고, 상기 제2 메모리 칩은 상기 제1 데이터 신호를 기초로 상기 제2 비트를 획득하여 동작하며, 상기 제3 메모리 칩은 상기 제1 데이터 신호를 기초로 상기 제3 비트를 획득하여 동작하는 것을 특징으로 하는 메모리 시스템.
  14. 제 1 항에 있어서,
    상기 제1 채널과 상기 M개의 메모리 칩들 사이에 배치되고, 상기 M개의 메모리 칩들로부터 동시에 출력되는 M개의 비트들을 포함하는 제2 데이터를 표현하도록 상기 2M개의 전압 레벨들 중 하나를 가지는 제2 데이터 신호를 생성하며, 상기 제1 채널을 통해 상기 제2 데이터 신호를 출력하는 버퍼 칩을 더 포함하고,
    상기 메모리 컨트롤러는 상기 제1 채널을 통해 전송되는 상기 제2 데이터 신호를 수신하고, 상기 제2 데이터 신호를 기초로 상기 제2 데이터에 포함되는 상기 M개의 비트들을 동시에 획득하여 동작하는 것을 특징으로 하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 M은 2이고, 상기 M개의 메모리 칩들은 서로 다른 제1 메모리 칩 및 제2 메모리 칩을 포함하고, 상기 제2 데이터에 포함되는 상기 M개의 비트들은 서로 다른 제3 비트 및 제4 비트를 포함하며,
    상기 메모리 컨트롤러는 상기 제2 데이터 신호를 기초로 상기 제1 메모리 칩으로부터 출력된 상기 제3 비트 및 상기 제2 메모리 칩으로부터 출력된 상기 제4 비트를 동시에 획득하여 동작하는 것을 특징으로 하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 메모리 컨트롤러는 상기 제3 및 제4 비트들에 기초하여 상기 제1 및 제2 메모리 칩들에 대한 데이터 독출 동작을 동시에 수행하는 것을 특징으로 하는 메모리 시스템.
  17. 메모리 컨트롤러 및 M개의 메모리 칩들을 포함하는 메모리 시스템의 구동 방법으로서,
    제1 채널을 통해 상기 메모리 컨트롤러에 공통적으로 연결되는 상기 M개의 메모리 칩들을 인에이블하는 단계;
    상기 메모리 컨트롤러가 M(M은 2 이상의 자연수)개의 비트들을 포함하는 제1 데이터를 표현하도록 서로 다른 2M개의 전압 레벨들 중 하나를 가지는 제1 데이터 신호를 생성하는 단계;
    상기 메모리 컨트롤러가 상기 제1 채널을 통해 상기 제1 데이터 신호를 출력하는 단계;
    상기 M개의 메모리 칩들이 모두 인에이블된 상태에서 상기 제1 채널을 통해 전송되는 상기 제1 데이터 신호를 동시에 수신하는 단계; 및
    상기 M개의 메모리 칩들 각각이 상기 제1 데이터 신호를 기초로 상기 제1 데이터에 포함되는 상기 M개의 비트들 중 하나를 동시에 획득하여 동작하는 단계를 포함하는 메모리 시스템의 구동 방법.
  18. 제 17 항에 있어서,
    상기 M개의 메모리 칩들을 순차적으로 인에이블하여, 상기 제1 데이터 신호를 기초로 상기 M개의 비트들 중 하나를 획득하도록 설정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 구동 방법.
  19. 제 17 항에 있어서,
    상기 메모리 시스템은 상기 제1 채널과 상기 M개의 메모리 칩들 사이에 배치되는 버퍼 칩을 더 포함하고,
    상기 M개의 메모리 칩들이 모두 인에이블된 상태에서 M개의 비트들을 동시에 출력하는 단계;
    상기 버퍼 칩이 상기 M개의 메모리 칩들로부터 동시에 출력되는 상기 M개의 비트들을 포함하는 제2 데이터를 표현하도록 상기 2M개의 전압 레벨들 중 하나를 가지는 제2 데이터 신호를 생성하는 단계;
    상기 버퍼 칩이 상기 제1 채널을 통해 상기 제2 데이터 신호를 출력하는 단계;
    상기 메모리 컨트롤러가 상기 제1 채널을 통해 전송되는 상기 제2 데이터 신호를 수신하는 단계; 및
    상기 메모리 컨트롤러가 상기 제2 데이터 신호를 기초로 상기 제2 데이터에 포함되는 상기 M개의 비트들을 동시에 획득하여 동작하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 구동 방법.
  20. 제1 채널;
    상기 제1 채널과 연결되고, 제1 칩 인에이블 신호 및 제2 칩 인에이블 신호를 생성하고, 서로 다른 제1 비트 및 제2 비트를 포함하는 제1 데이터를 표현하도록 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨 중 하나를 가지는 제1 데이터 신호를 생성하며, 상기 제1 채널을 통해 상기 제1 데이터 신호를 출력하는 스토리지 컨트롤러; 및
    상기 제1 채널을 통해 상기 스토리지 컨트롤러에 공통적으로 연결되고, 각각 상기 제1 칩 인에이블 신호 및 상기 제2 칩 인에이블 신호를 수신하는 제1 비휘발성 메모리 칩 및 제2 비휘발성 메모리 칩을 포함하며,
    상기 제1 칩 인에이블 신호를 활성화하여 상기 제1 비휘발성 메모리 칩을 인에이블하고, 상기 제1 비휘발성 메모리 칩이 상기 제1 데이터 신호에 기초하여 상기 제1 비트를 획득하도록 설정하고,
    상기 제2 칩 인에이블 신호를 활성화하여 상기 제2 비휘발성 메모리 칩을 인에이블하고, 상기 제2 비휘발성 메모리 칩이 상기 제1 데이터 신호에 기초하여 상기 제2 비트를 획득하도록 설정하며,
    상기 제1 및 제2 칩 인에이블 신호들을 활성화하여 상기 제1 및 제2 비휘발성 메모리 칩들을 인에이블하고, 상기 제1 및 제2 비휘발성 메모리 칩들은 상기 제1 및 제2 비휘발성 메모리 칩들이 모두 인에이블된 상태에서 상기 제1 채널을 통해 전송되는 상기 제1 데이터 신호를 동시에 수신하고, 상기 제1 데이터 신호를 기초로 상기 제1 데이터에 포함되는 상기 제1 및 제2 비트들을 동시에 획득하며, 상기 제1 및 제2 비트들에 기초하여 데이터 기입 동작을 동시에 수행하는 스토리지 장치.

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