KR20190125922A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 제1 영역 및 제2 영역을 포함하는 하나 또는 그 이상의 메모리 블록을 포함하는 불휘발성 메모리 장치; 및 상기 제1 영역 및 제2 영역에 데이터를 기입하기 위한 하나 또는 그 이상의 하나 또는 그 이상의 기입 커맨드들을 생성하여 상기 불휘발성 메모리 장치로 전송하는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 상기 메모리 블록에 기입될 데이터를 저장하는 페이지 버퍼; 및 상기 기입 커맨드들에 근거하여 상기 데이터를 상기 제1 영역에 기입한 후 상기 데이터는 상기 페이지 버퍼 내에 유지하고, 상기 페이지 버퍼에 유지 중인 상기 데이터를 상기 제2 영역에 기입하도록 상기 불휘발성 메모리 장치를 제어하는 제어 로직을 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 기입 성능이 향상된 데이터 저장 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 제1 영역 및 제2 영역을 포함하는 하나 또는 그 이상의 메모리 블록을 포함하는 불휘발성 메모리 장치; 및 상기 제1 영역 및 제2 영역에 데이터를 기입하기 위한 하나 또는 그 이상의 기입 커맨드들을 생성하여 상기 불휘발성 메모리 장치로 전송하는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 상기 메모리 블록에 기입될 데이터를 저장하는 페이지 버퍼; 및 상기 기입 커맨드들에 근거하여 상기 데이터를 상기 제1 영역에 기입한 후 상기 데이터는 상기 페이지 버퍼 내에 유지하고, 상기 페이지 버퍼에 유지 중인 상기 데이터를 상기 제2 영역에 기입하도록 상기 불휘발성 메모리 장치를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 제1 영역 및 제2 영역을 포함하는 하나 또는 그 이상의 메모리 블록을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법은 상기 컨트롤러로부터 수신된 하나 또는 그 이상의 기입 커맨드들에 근거하여 상기 제1 영역에 데이터를 기입하기 위한 제1 기입 동작을 수행하고, 상기 데이터는 상기 불휘발성 메모리 장치의 페이지 버퍼 내에 유지하는 단계; 및 상기 하나 또는 그 이상의 기입 커맨드들에 근거하여 상기 페이지 버퍼에 유지 중인 상기 데이터를 상기 제2 영역에 기입하는 제2 기입 동작을 수행하는 단계를 포함한다.
본 실시 예들에 따르면, 기입 데이터에 대한 SLC 기입 동작을 수행한 이후에도 페이지 버퍼에 저장된 기입 데이터를 삭제하지 않고 유지하여 제1 QLC 기입 동작 시 사용할 수 있다. 이에 따라, 동일한 기입 데이터를 반복적으로 전송하지 않아도 되므로 기입 동작의 속도가 증가하여 기입 동작의 성능을 향상시킬 수 있다.
또한, 기입 동작 중 기입 동작보다 높은 우선 순위를 갖는 커맨드를 먼저 처리할 수 있으므로, 데이터 저장 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성을 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이의 구성을 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 메모리 블록을 나타낸 회로도들이다.
도 5는 본 발명의 실시 예에 따른 기입 동작을 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 블록의 구성을 나타낸 도면이다.
도 7a는 본 발명의 실시 예에 따른 SLC 기입 동작 및 제1 QLC 기입 동작을 나타낸 도면이다.
도 7b는 SLC 기입 동작이 완료된 SLC 페이지의 문턱 전압 분포를 나타낸 도면이고, 도 7c는 제1 QLC 기입 동작이 완료된 QLC 페이지의 문턱 전압 분포를 나타낸 도면이다.
도 8a는 본 발명의 실시 예에 따른 제2 QLC 기입 동작을 나타낸 도면이다.
도 8b는 제2 QLC 기입 동작이 완료된 QLC 페이지의 문턱 전압 분포를 나타낸 도면이다.
도 9a는 본 발명의 실시 예에 따른 SLC 기입 동작과 제1 QLC 기입 동작을 나타낸 도면이고, 도 9b는 본 발명의 실시 예에 따른 제2 QLC 기입 동작을 나타낸 도면이다.
도 10 및 도 11은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도들이다.
도 12a는 본 발명의 실시 예에 따라 데이터 전송 중 우선 순위가 높은 커맨드를 먼저 처리하는 과정을 개념적으로 나타낸 도면이다.
도 12b는 본 발명의 실시 예에 따라 SLC 기입 동작 중 우선 순위가 높은 커맨드를 먼저 처리하는 과정을 개념적으로 나타낸 도면이다.
도 12c는 본 발명의 실시 예에 따라 QLC 기입 동작 중 우선 순위가 높은 커맨드를 먼저 처리하는 과정을 개념적으로 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 14는 도 13의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 2는 도 1의 불휘발성 메모리 장치(100)의 구성을 예시적으로 나타낸 도면이고, 도 3은 도 2의 메모리 셀 어레이(110)의 구성을 예시적으로 나타낸 도면이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(memory cell array)(110), 로우 디코더(row decoder)(120), 기입/독출 회로(130), 컬럼 디코더(column decoder)(140), 페이지 버퍼(page buffer)(150), 전압 발생기(voltage generator)(160), 제어 로직(control logic)(170), 및 입출력 회로(I/O circuit)(180)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 비트라인(BL)들 및 복수의 워드라인(WL)들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(도시되지 않음)을 포함할 수 있다. 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있고, 복수의 메모리 블록들(BLK1~BLKi)은 각각 복수의 페이지들(PG1~PGj)을 포함할 수 있다.
메모리 셀 어레이(110)의 메모리 셀들은 각각 1비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2비트의 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC), 3비트의 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC) 또는 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드러플 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 메모리 셀 어레이(110)는 2차원의 수평 구조로 배치된 메모리 셀들을 포함할 수도 있고, 또는 3차원의 수직 구조로 배치된 메모리 셀들을 포함할 수도 있다.
로우 디코더(120)는 워드라인(WL)들을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 로우 디코더(120)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 로우 디코더(120)는 제어 로직(170)으로부터 제공되는 로우 어드레스(X_ADDR)를 디코딩하고, 디코딩 결과에 근거하여 워드라인(WL)들 중 적어도 하나의 워드라인(WL)을 선택하여 구동시킬 수 있다. 로우 디코더(120)는 전압 발생기(160)로부터 제공되는 동작 전압(Vop)을 선택된 워드라인(WL)에 제공할 수 있다.
기입/독출 회로(130)는 비트 라인(BL)들을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 기입/독출 회로(130)는 비트 라인들(BL) 각각에 대응하는 기입/독출 회로들(도시되지 않음)을 포함할 수 있다. 기입/독출 회로(130)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 기입/독출 회로(130)는 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버(WD)와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프(SA)를 포함할 수 있다. 기입/독출 회로(130)는 메모리 셀 어레이(110)의 메모리 셀들 중 로우 디코더(120) 및 컬럼 디코더(140)에 의해 선택되는 메모리 셀들에 전류 펄스 또는 전압 펄스를 제공함으로써 선택된 메모리 셀들에 대한 기입 및 독출 동작을 수행할 수 있다.
컬럼 디코더(140)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 컬럼 디코더(140)는 제어 로직(170)으로부터 제공되는 컬럼 어드레스(Y_ADDR)를 디코딩할 수 있다. 컬럼 디코더(140)는 디코딩 결과에 근거하여 비트 라인(BL)들 각각에 대응하는 기입/독출 회로(130)의 기입/독출 회로들과 페이지 버퍼(150)를 연결할 수 있다.
페이지 버퍼(150)는 컨트롤러(200)의 메모리 인터페이스(250)로부터 제공되고 메모리 셀 어레이(110)에 기입될 데이터 또는 메모리 셀 어레이(110)로부터 독출되고 컨트롤러(200)의 메모리 인터페이스(250)로 제공될 데이터를 임시 저장하도록 구성될 수 있다. 페이지 버퍼(150)는 제어 로직(170)의 제어에 따라 동작할 수 있다.
전압 발생기(160)는 제어 로직(170)으로부터 제공되는 전압 제어 신호(CTRL_vol)에 근거하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 전압들을 생성할 수 있다. 전압 발생기(160)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 구동 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(140)는 메모리 셀(MC)에 저장된 데이터를 독출하기 위하여 적어도 하나 이상의 기준 전압들을 생성할 수 있다.
제어 로직(170)은 컨트롤러(200)로부터 수신된 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 근거하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나, 또는 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(170)에서 출력되는 각종 제어 신호는 로우 디코더(120), 기입/독출 회로(130), 컬럼 디코더(140), 페이지 버퍼(150) 및 전압 발생기(160)에 제공될 수 있다. 이에 따라, 제어 로직(170)은 불휘발성 메모리 장치(100)에서 수행되는 각종 동작들을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(170)은 커맨드(CMD) 및 제어 신호(CTRL)에 근거하여 동작 제어 신호(CTRL_op)를 생성할 수 있고, 생성된 동작 제어 신호(CTRL_op)를 기입/독출 회로(130)에 제공할 수 있다. 제어 로직(170)은 어드레스(ADDR)에 포함된 로우 어드레스(X_ADDR) 및 컬럼 어드레스(Y_ADDR)를 각각 로우 디코더(120) 및 컬럼 디코더(140)에 제공할 수 있다.
입출력 회로(180)는 컨트롤러(200)로부터 제공되는 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 수신하거나 또는 메모리 셀 어레이(110)로부터 독출된 데이터(DATA)를 컨트롤러(200)로 제공하도록 구성될 수 있다. 입출력 회로(180)는 컨트롤러(200)로부터 수신된 커맨드(CMD) 및 어드레스(ADDR)는 제어 로직(170)으로 출력하고, 데이터(DATA)는 페이지 버퍼(150)로 출력할 수 있다. 입출력 회로(180)는 페이지 버퍼(150)로부터 수신된 데이터(DATA)를 컨트롤러(200)로 출력할 수 있다. 입출력 회로(180)는 제어 로직(170)의 제어에 따라 동작할 수 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 요청을 처리할 수 있다. 호스트 장치로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 기입 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 독출 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer, DB)(도시되지 않음)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드(CMD), 어드레스(ADDR), 동작 제어 신호(CTRL) 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터(DATA)를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터(DATA)를 제공 받을 수 있다.
도 4a 및 도 4b는 도 3의 메모리 블록의 구현 예를 나타낸 회로도들이다. 도 4a는 2차원으로 배치된 메모리 셀들을 포함하는 메모리 블록(BLKa)을 나타낸 회로도이고, 도 4b는 3차원으로 배치된 메모리 셀들을 포함하는 메모리 블록(BLKb)을 나타낸 회로도이다. 도 3에 도시한 바와 같이, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKi)을 포함할 수 있고, 각 메모리 블록(BLK1 ~ BLKi)은 도 4a 또는 도 4b에 도시된 회로로서 구현될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 4a를 참조하면, 메모리 블록(BLKa)은 2차원의 수평 구조를 가질 수 있다. 메모리 블록(BLKa)은 제1 방향으로 이격 배치된 복수의 비트 라인들(BL1~BLm) 및 제2 방향으로 이격 배치된 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 여기에서, 제1 방향은 X축 방향이고, 제2 방향은 Y축 방향일 수 있으나, 특별히 이에 한정되는 것은 아니며, 제1 방향이 Y축 방향이고, 제2 방향이 X축 방향일 수도 있다.
메모리 블록(BLKa)은 복수의 비트 라인들(BL1~BLm)에 각각 연결된 복수의 셀 스트링(CS)들을 포함할 수 있다. 셀 스트링(CS)들은 각각 동일한 회로 구성을 가질 수 있다. 설명의 편의를 위해 하나의 셀 스트링(CS)에 대하여 설명한다.
셀 스트링(CS)은 비트 라인(BL1)과 공통 소스 라인(CSL: common source line) 사이에 연결되어 있는 복수의 메모리 셀들(MC1~MCn) 및 선택 트랜지스터들(DST 및 SST)을 포함할 수 있다. 구체적으로, 셀 스트링(CS)은 드레인 선택 라인(DSL: drain select line)에 연결되는 드레인 선택 트랜지스터(DST: drain select transistor), 복수의 워드 라인들(WL1~WLn)에 각각 연결되는 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 라인(SSL: source select line)에 연결되는 소스 선택 트랜지스터(SST)를 포함할 수 있다.
도 4a에 도시한 바와 같이, 동일한 워드라인에 연결된 복수의 메모리 셀들을 페이지(PG) 단위로 정의할 수 있다. 동일한 워드라인에 연결된 복수의 메모리 셀들에 대하여 기입 동작 및 독출 동작이 동시에 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 4b를 참조하면, 메모리 블록(BLKb)은 3차원의 수직 구조를 가질 수 있다.
메모리 블록(BLKb)은 제1 방향으로 이격 배치된 복수의 비트 라인들(BL1~BLm), 각 비트 라인(BL1~BLm)에 연결되고 제2 방향으로 이격 배치된 복수의 셀 스트링들(CS11~CS1k 내지 CSm1~CSmk) 및 제3 방향으로 이격 배치된 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 여기에서, 제1 방향은 X축 방향이고, 제2 방향은 Y축 방향이고, 제3 방향은 Z축 방향일 수 있으나, 특별히 이에 한정되는 것은 아니다.
m 개의 비트 라인들 각각에 k 개의 셀 스트링들이 연결됨에 따라, 메모리 블록(BLKb) 내에는 m x k 개의 셀 스트링들이 배치될 수 있다. 여기에서, n, m 및 k는 1 이상의 정수일 수 있다.
복수의 셀 스트링들(CS11~CS1k 내지 CSm1~CSmk) 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
X축 방향으로 동일 선상에 배치된 셀 스트링들의 소스 선택 트랜지스터(SST)들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들어, 각 비트 라인(BL1~BLm)에 연결된 복수의 제1 셀 스트링들(CS11~CSm1)의 소스 선택 트랜지스터(SST)들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 마찬가지로, 각 비트 라인(BL1~BLm)에 연결된 복수의 제2 내지 제k 셀 스트링들(CS12~CS1k 내지 CSm2~CSmk) 각각의 소스 선택 트랜지스터(SST)들은 각각 제2 내지 제k 소스 선택 라인들(SSL2~SSLk)에 연결될 수 있다.
X축 방향으로 동일 선상에 배치된 셀 스트링들의 드레인 선택 트랜지스터(DST)들은 동일한 드레인 선택 라인에 연결될 수 있다. 예를 들어, 각 비트 라인(BL1~BLm)에 연결된 복수의 제1 셀 스트링들(CS11~CSm1)의 드레인 선택 트랜지스터(DST)들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 마찬가지로, 각 비트 라인(BL1~BLm)에 연결된 복수의 제2 내지 제k 셀 스트링들(CS12~CS1k 내지 CSm2~CSmk) 각각의 드레인 선택 트랜지스터(DST)들은 각각 제2 내지 제k 드레인 선택 라인들(DSL2~DSLk)에 연결될 수 있다.
복수의 셀 스트링들(CS11~CS1k 내지 CSm1~CSmk) 각각의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다.
복수의 셀 스트링들(CS11~CS1k 내지 CSm1~CSmk)의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드 라인들에 연결될 수 있다. 이때, X축 방향으로 동일 선상에 배치된 셀 스트링들에 연결되고 동일한 워드라인에 연결된 메모리 셀들을 페이지 단위로 정의할 수 있다.
예를 들어, 도 4b에 도시한 바와 같이, X축 방향으로 동일 선상에 배치된 제1 셀 스트링들(CS11~CSm1) 및 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(MC1)을 제1-1 페이지(PG11)로 정의할 수 있다. 마찬가지로, X축 방향으로 동일 선상에 배치된 제2 내지 제k 셀 스트링들(CS12~CS1k 내지 CSm2~CSmk) 및 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(MC1)을 각각 제1-2 내지 제1-k 페이지들(PG12~PG1k)로 정의할 수 있다. 즉, 도 4b에 도시된 3차원 수직 구조에서는 하나의 워드라인에 복수 개의 페이지들이 연결될 수 있으나, 특별히 이에 한정되는 것은 아니다.
각 워드라인(WL1~WLn)에는 k 개의 페이지들이 연결될 수 있으며, 이에 따라, 메모리 블록(BLKb) 내에는 n x k 개의 페이지들이 존재할 수 있다. 각 워드라인(WL1~WLn) 별 페이지의 개수는 각 비트 라인(BL1~BLm)에 연결된 셀 스트링의 개수에 따라 달라질 수 있다.
이후부터는 도 4b에 도시된 3차원 수직 구조를 갖는 메모리 블록에 대한 기입 동작을 예를 들어 설명한다.
도 5는 3차원 수직 구조의 메모리 블록(BLKo)에 대한 기입 동작을 예시적으로 나타낸 도면이다. 도면의 간략화 및 설명의 편의를 위하여, 메모리 블록(BLKo)은 4개의 워드라인들(WL1~WL4)을 포함하고, 각 워드라인(WL1~WL4)에는 1개의 페이지(PG1~PG4)들이 연결된 것으로 가정한다.
도 5를 참조하면, 메모리 블록(BLKo)에 대한 기입 동작은 제1 워드라인(WL1)의 제1 페이지(PG1)부터 시작하여 제4 워드라인(WL4)의 제4 페이지(PG4)에서 종료될 수 있다.
구체적으로, 메모리 블록(BLKo)에 대한 기입 동작은 제1 워드라인(WL1)의 제1 페이지(PG1)에 대한 제1 기입 동작 -> 제2 워드라인(WL2)의 제2 페이지(PG2)에 대한 제1 기입 동작 -> 제1 워드라인(WL1)의 제1 페이지(PG1)에 대한 제2 기입 동작 -> 제3 워드라인(WL3)의 제3 페이지(PG3)에 대한 제1 기입 동작 -> 제2 워드라인(WL2)의 제2 페이지(PG2)에 대한 제2 기입 동작 -> 제4 워드라인(WL4)의 제4 페이지(PG4)에 대한 제1 기입 동작 -> 제3 워드라인(WL3)의 제3 페이지(PG3)에 대한 제2 기입 동작 -> 제4 워드라인(WL4)의 제4 페이지(PG4)에 대한 제2 기입 동작의 순서로 진행될 수 있다. 이에 따라, 제1 내지 제4 워드라인들(WL1~WL4)의 제1 내지 제4 페이지들(PG1~PG4) 각각에 데이터가 정상적으로 기입될 수 있다.
여기에서, 제1 내지 제4 워드라인들(WL1~WL4) 각각에 대하여 수행되는 제1 기입 동작은 포기(foggy) 기입 동작이라 불리고, 제2 기입 동작은 파인(fine) 기입 동작이라 불릴 수 있다. 이때, 임의의 워드라인에 대한 제1 기입 동작 및 제2 기입 동작 시 저장되는 데이터는 동일할 수 있으나, 특별히 이에 한정되는 것은 아니다. 이와 같이, 각 워드라인(WL1~WL4) 별 페이지들에 동일한 데이터를 두 번 기입하는 이유를 설명하면 다음과 같다.
불휘발성 메모리 장치(100)의 용량이 점차 증가함에 따라, 하나의 메모리 셀에 저장되는 데이터의 사이즈 역시 점차 증가하고 있다. 최근에는 하나의 메모리 셀에 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC) 방식의 사용이 증가하고 있다. 또한, 메모리 셀 어레이(110)의 고집적화에 따라 신호라인들(워드라인들 및 비트라인들) 간의 간격이 감소하고 있다. 이로 인해 기입 동작이 수행 중인 워드라인에 인접한 다른 워드라인 예컨대, 기입 동작이 완료된 이전 워드라인에서 간섭(interference)이 발생하여 이전 워드라인에 기 저장된 데이터가 손상될 수 있다. 여기에서, 기 저장된 데이터가 손상된다는 것은 이전 워드라인에 연결된 메모리 셀들의 문턱 전압 분포가 변형된 것을 의미할 수 있다.
이러한 문제를 해결하기 위해, 쿼드러플 레벨 셀(QLC) 방식으로 기입 동작을 수행할 때에는 복수의 워드라인들 중 제1 워드라인에 연결된 제1 메모리 셀들에 제1 데이터를 저장하는 제1 QLC 기입 동작(즉, 포기(foggy) 기입 동작)을 수행하고, 제1 워드라인에 인접한 다음 워드라인 예컨대, 제2 워드라인에 연결된 제2 메모리 셀들에 제2 데이터를 저장하는 제1 QLC 기입 동작(즉, 포기(foggy) 기입 동작)을 수행한 다음, 제1 워드라인의 제1 메모리 셀들에 제1 데이터를 다시 저장하는 제2 QLC 기입 동작(즉, 파인(fine) 기입 동작)을 수행한다.
예를 들어, 제1 QLC 기입 동작이 수행된 메모리 셀들의 문턱 전압 분포는 도 7b에 도시한 바와 같이 명확하게 구분되지 않을 수 있다. 즉, 각 문턱 전압 분포가 서로 겹치는 부분이 발생할 수 있다. 반면, 제2 QLC 기입 동작이 수행된 메모리 셀들의 문턱 전압 분포들은 도 8b에 도시한 바와 같이 명확하게 구분될 수 있다. 즉, 각 문턱 전압 분포가 서로 겹치는 부분 없이 완전히 분리될 수 있다.
즉, 다음 워드라인에서 수행되는 기입 동작으로 인한 간섭(interference)에 의해 이전 워드라인에 연결된 메모리 셀들의 문턱 전압 분포가 변형되므로, 이전 워드라인에 대한 제1 QLC 기입 동작은 메모리 셀들의 문턱 전압 분포가 원하는 문턱 전압 분포에 근접한 형태가 되도록 수행된다. 이후, 다음 워드라인에 대한 제1 QLC 기입 동작이 완료되면 이전 워드라인에 연결된 메모리 셀들의 문턱 전압 분포가 원하는 문턱 전압 분포가 되도록 이전 워드라인에 대한 제2 QLC 기입 동작이 수행된다.
도 6은 본 발명의 실시 예에 따른 메모리 블록(BLKo)의 구성을 나타낸 도면이다.
도 6을 참조하면, 메모리 블록(BLKo)은 복수의 영역으로 구분될 수 있다. 예를 들어, 메모리 블록(BLKo)은 1비트 데이터를 저장하는 메모리 셀들을 포함하는 싱글 레벨 셀 영역(SLC Region) 및 4비트 데이터를 저장하는 메모리 셀들을 포함하는 쿼드러플 레벨 셀 영역(QLC Region)으로 구분될 수 있다. 싱글 레벨 셀 영역(SLC Region)과 쿼드러플 레벨 셀 영역(QLC Region)은 논리적으로 구분될 수 있으나, 특별히 이에 한정되는 것은 아니다.
메모리 블록(BLKo)에서 싱글 레벨 셀 영역(SLC region)의 크기는 가변될 수 있다. 예를 들어, 필요에 따라 싱글 레벨 셀 영역(SLC region)의 크기가 증가하거나 또는 감소할 수 있으며, 싱글 레벨 셀 영역(SLC region)의 크기가 증가하면 쿼드러플 레벨 셀 영역(QLC region)의 크기는 감소하고, 싱글 레벨 셀 영역(SLC region)의 크기가 감소하면 쿼드러플 레벨 셀 영역(QLC region)의 크기는 증가할 수 있다.
싱글 레벨 셀 영역(SLC Region) 및 쿼드러플 레벨 셀 영역(QLC Region)은 각각 복수의 페이지들을 포함할 수 있다. 싱글 레벨 셀 영역(SLC Region)의 기입 또는 독출 동작은 하나의 페이지 단위로 수행되고, 쿼드러플 레벨 셀 영역(QLC Region)의 기입 및 독출 동작은 복수의 페이지 단위로 수행될 수 있다. 여기에서, 페이지 단위는 논리적 페이지 단위를 의미할 수 있다.
본 실시 예에서 메모리 블록(BLKo)에 대한 기입 동작은 싱글 레벨 셀 영역(SLC Region)에 데이터를 기입하는 SLC 기입 동작 및 쿼드러플 레벨 셀 영역(QLC Region)에 데이터를 기입하는 QLC 기입 동작을 포함할 수 있다. QLC 기입 동작은 전술한 제1 QLC 기입 동작 및 제2 QLC 기입 동작을 포함할 수 있다.
도 7a는 본 발명의 실시 예에 따른 메모리 블록(BLKo)에 대한 SLC 기입 동작 및 제1 QLC 기입 동작을 나타낸 도면이고, 도 7b는 SLC 기입 동작이 완료된 상태를 나타낸 도면이고, 도 7c는 제1 QLC 기입 동작이 완료된 상태를 나타낸 도면이다.
도 7a를 참조하면, 컨트롤러(200)의 프로세서(220)는 호스트로부터 기입 요청과 함께 수신된 기입 데이터들을 불휘발성 메모리 장치(100)에 순차적으로 전송할 수 있다. 또한, 프로세서(220)는 호스트로부터 수신된 기입 요청에 근거하여 복수의 기입 커맨드들을 생성하고, 생성된 복수의 기입 커맨드들을 불휘발성 메모리 장치(100)에 순차적으로 전송할 수 있다.
예를 들어, 프로세서(220)는 호스트로부터 수신된 기입 데이터들(DATA1L ~ DATA1M)을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다(① ~ ④). 도 7a에 구체적으로 도시하지는 않았으나, 프로세서(220)는 각 기입 데이터(DATA1L ~ DATA1M)를 대응하는 기입 데이터 저장 커맨드와 함께 불휘발성 메모리 장치(100)에 전송할 수 있다. 불휘발성 메모리 장치(100)는 프로세서(220)로부터 순차적으로 수신되는 기입 데이터들(DATA1L ~ DATA1M)을 각각 대응하는 기입 데이터 저장 커맨드에 근거하여 페이지 버퍼(150) 내의 대응하는 데이터 버퍼에 저장할 수 있다.
도 7a에 도시한 바와 같이, 불휘발성 메모리 장치(100)의 페이지 버퍼(150)는 입출력 버퍼들(151, 157), 데이터 버퍼들(152~155), 및 예비 데이터 버퍼(156)를 포함할 수 있다. 도 7a에서는 불휘발성 메모리 장치(100)의 페이지 버퍼(150)가 4개의 데이터 버퍼들과 1개의 예비 데이터 버퍼를 포함하는 것으로 도시하였으나, 페이지 버퍼(150)에 포함되는 데이터 버퍼의 수 및 예비 데이터 버퍼의 수가 특별히 이에 한정되는 것은 아니다.
프로세서(220)로부터 순차적으로 전송되는 기입 데이터들(DATA1L ~ DATA1M)(예컨대, 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M))은 각각 불휘발성 메모리 장치(100)의 페이지 버퍼(150)의 제1 입출력 버퍼(157)에 순차적으로 입력될 수 있다. 불휘발성 메모리 장치(100)는 제1 입출력 버퍼(157)에 순차적으로 입력되는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)을 각각 대응하는 데이터 버퍼(152~155)에 저장할 수 있다(①′~ ④′). 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)은 메모리 블록(BLKo)의 QLC 영역의 하나의 워드라인에 연결된 하나의 페이지에 기입될 데이터일 수 있다. 설명의 편의를 위하여, 도 7a는 QLC 영역의 제1 워드라인에 연결된 하나의 페이지에 대한 기입 과정인 것으로 가정한다.
또한, 프로세서(220)는 호스트로부터 수신된 기입 요청에 근거하여 SLC 기입 커맨드들(SWCMD1L ~ SWCMD1M)을 생성하고, 생성된 4개의 SLC 기입 커맨드들(SWCMD1L ~ SWCMD1M)을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다(⑤ ~ ⑧). 프로세서(220)는 SLC 기입 커맨드들(SWCMD1L ~ SWCMD1M)을 대응하는 어드레스 정보와 함께 불휘발성 메모리 장치(100)로 전송할 수 있다. 어드레스 정보는 불휘발성 메모리 장치(100)의 SLC 영역에서 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)이 저장될 물리적 공간을 가리키는 정보일 수 있다. SLC 기입 커맨드들(SWCMD1L ~ SWCMD1M) 각각에 대응하는 어드레스 정보들은 서로 다른 물리적 공간을 가리킬 수 있다. 다른 실시 예에서, 어드레스 정보는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)이 불휘발성 메모리 장치(100)로 전송될 때 함께 전송될 수도 있다.
예를 들어, 프로세서(220)는 제1 SLC 기입 커맨드(SWCMD1L) 및 대응하는 어드레스 정보를 불휘발성 메모리 장치(100)에 전송하고(⑤), 제2 SLC 기입 커맨드(SWCMD1LC) 및 대응하는 어드레스 정보를 불휘발성 메모리 장치(100)에 전송하고(⑥), 제3 SLC 기입 커맨드(SWCMD1HC) 및 대응하는 어드레스 정보를 불휘발성 메모리 장치(100)에 전송하고(⑦), 제4 SLC 기입 커맨드(SWCMDM) 및 대응하는 어드레스 정보를 불휘발성 메모리 장치(100)에 전송할 수 있다(⑧).
불휘발성 메모리 장치(100)의 제어 로직(170)은 프로세서(220)로부터 수신된 SLC 기입 커맨드들(SWCMD1L ~ SWCMD1M)에 대응하는 SLC 기입 동작들을 순차적으로 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
예를 들어, 제어 로직(170)은 프로세서(220)로부터 수신된 제1 SLC 기입 커맨드(SWCMD1L)와 어드레스 정보에 근거하여 제1 데이터 버퍼(152)에 저장된 제1-1 기입 데이터(DATA1L)를 제2 입출력 버퍼(151)를 통해 메모리 블록(BLKo)의 SLC 영역의 대응하는 물리적 공간에 기입할 수 있다(⑤′). 마찬가지로, 제어 로직(170)은 프로세서(220)로부터 수신된 제2 내지 제4 SLC 기입 커맨드들(SWCMD1LC ~ SWCMD1M)과 어드레스 정보에 근거하여 제2 내지 제4 데이터 버퍼들(153 ~ 155)에 저장된 제1-2 내지 제1-4 기입 데이터들(DATA1LC ~ DATA1M)을 제2 입출력 버퍼(151)를 통해 메모리 블록(BLKo)의 SLC 영역의 대응하는 물리적 공간들에 기입할 수 있다(⑥′ ~ ⑧′). 설명의 편의를 위해 제1-2 내지 제1-4 기입 데이터들(DATA1LC ~ DATA1M)이 기입된 SLC 영역의 페이지들을 ‘제1 SLC 페이지들’이라 한다. 이때, 제1 내지 제4 데이터 버퍼(152~155)내에 저장된 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M)는 SLC 영역에 저장된 후에도 제1 내지 제4 데이터 버퍼(152~155)에서 삭제되지 않고 유지될 수 있다.
이후, 프로세서(220)는 제1 QLC 기입 커맨드들(QW1CMD1L ~ QW1CMD1M)을 생성하고, 생성된 제1 QLC 기입 커맨드들(QW1CMD1L ~ QW1CMD1M)을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다(⑨ ~ ⑫). 프로세서(220)는 제1 QLC 기입 커맨드들(QW1CMD1L ~ QW1CMD1M)을 대응하는 어드레스 정보와 함께 불휘발성 메모리 장치(100)로 전송할 수 있다. 어드레스 정보는 불휘발성 메모리 장치(100)의 QLC 영역에서 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)이 저장될 물리적 공간을 가리키는 정보일 수 있다. 제1 QLC 기입 커맨드들(QW1CMD1L ~ QW1CMD1M) 각각에 대응하는 어드레스 정보들은 서로 동일한 물리적 공간을 가리킬 수 있다.
불휘발성 메모리 장치(100)의 제어 로직(170)은 프로세서(220)로부터 수신된 제1 QLC 기입 커맨드들(QW1CMD1L ~ QW1CMD1M)에 대응하는 제1 QLC 기입 동작들을 순차적으로 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
예를 들어, 제어 로직(170)은 제1-1 QLC 기입 커맨드(QW1CMD1L)와 어드레스 정보에 근거하여 제1 데이터 버퍼(152)에 저장된 제1-1 기입 데이터(DATA1L)를 제2 입출력 버퍼(151)로 출력하고(⑨′), 제2 입출력 버퍼(151)에 입력된 제1-1 기입 데이터(DATA1L)를 메모리 블록(BLKo)의 QLC 영역의 대응하는 물리적 공간에 기입하도록 불휘발성 메모리 장치(100)를 제어할 수 있다(⑨″). 마찬가지로, 제어 로직(170)은 제1-2 내지 제1-4 QLC 기입 커맨드들(QW1CMD1LC ~ QW1CMD1M)과 어드레스 정보에 근거하여 제2 내지 제4 데이터 버퍼들(153 ~ 155)에 저장된 제1-2 내지 제1-4 기입 데이터(DATA1LC ~ DATA1M)를 각각 제2 입출력 버퍼(151)로 출력하고(⑩′~ ⑫′), 제2 입출력 버퍼(151)에 입력된 제1-2 내지 제1-4 기입 데이터(DATA1LC ~ DATA1M)를 순차적으로 메모리 블록(BLKo)의 QLC 영역의 대응하는 물리적 공간에 기입하도록 불휘발성 메모리 장치(100)를 제어할 수 있다(⑩″~ ⑫″). 설명의 편의를 위해 제1-2 내지 제1-4 기입 데이터들(DATA1LC ~ DATA1M)이 기입된 QLC 영역의 페이지를 ‘제1 QLC 페이지’라 한다.
제어 로직(170)은 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M) 각각에 대한 제1 QLC 기입 동작이 완료되면, 제1 내지 제4 데이터 버퍼(152 ~ 155)로부터 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M)를 삭제하도록 페이지 버퍼(150)를 제어할 수 있다.
메모리 블록(BLKo)의 SLC 영역에서 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M)는 각각 별도의 물리적 공간 즉, 상이한 워드라인에 연결된 페이지들에 기입될 수 있다. 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M) 각각에 대한 SLC 기입 동작이 완료된 제1 SLC 페이지들 각각에 포함된 메모리 셀들의 문턱 전압 분포는 도 7b에 도시한 바와 같이 형성될 수 있다.
한편, 메모리 블록(BLKo)의 QLC 영역에서 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M)는 하나의 물리적 공간, 즉, 하나의 워드라인에 연결된 하나의 물리적 페이지에 기입될 수 있다. QLC 영역에서 하나의 물리적 페이지는 4개의 논리적 페이지들을 포함할 수 있다. 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M)에 대한 제1 QLC 기입 동작이 완료된 제1 QLC 페이지에 포함된 메모리 셀들의 문턱 전압 분포는 도 7c에 도시한 바와 같이 형성될 수 있다.
도 8a는 본 발명의 실시 예에 따른 메모리 블록(BLKo)에 대한 제2 QLC 기입 동작을 나타낸 도면이고, 도 8b는 제2 QLC 기입 동작이 완료된 상태를 나타낸 도면이다. 도면의 간략화 및 설명의 편의를 위하여 도 8a에서는 제1 SLC 페이지들 다음의 제2 SLC 페이지들 각각에 대한 SLC 기입 동작과 제1 QLC 페이지 다음의 제2 QLC 페이지에 대한 제1 QLC 기입 동작의 수행이 완료된 상태를 예로써 도시하였다. 도 8a에 구체적으로 도시하지는 않았으나, 제2 SLC 페이지들 각각에 대한 SLC 기입 동작 및 제2 QLC 페이지에 대한 제1 QLC 기입 동작은 각각 도 7a에 도시한 방법과 동일한 방법으로 수행될 수 있다.
도 8a를 참조하면, 프로세서(220)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다(① ~ ④). 도 8a에 구체적으로 도시하지는 않았으나, 프로세서(220)는 각 기입 데이터(DATA1L ~ DATA1M)를 대응하는 기입 데이터 저장 커맨드와 함께 불휘발성 메모리 장치(100)에 전송할 수 있다. 불휘발성 메모리 장치(100)는 프로세서(220)로부터 수신되는 기입 데이터 저장 커맨드에 근거하여 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)을 각각 페이지 버퍼(150) 내의 대응하는 제1 내지 제4 데이터 버퍼들(152 ~ 155)에 저장할 수 있다(①′~ ④′).
이후, 프로세서(220)는 제2 QLC 기입 커맨드들(QW2CMD1L ~ QW2CMD1M)을 생성하고, 생성된 제2 QLC 기입 커맨드들(QW2CMD1L ~ QW2CMD1M)을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다(⑤ ~ ⑧). 프로세서(220)는 제2 QLC 기입 커맨드들(QW2CMD1L ~ QW2CMD1M)을 대응하는 어드레스 정보와 함께 불휘발성 메모리 장치(100)로 전송할 수 있다. 어드레스 정보는 불휘발성 메모리 장치(100)의 QLC 영역에서 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)이 저장될 물리적 공간 즉, 제1 QLC 페이지의 위치를 가리키는 정보일 수 있다.
불휘발성 메모리 장치(100)의 제어 로직(170)은 프로세서(220)로부터 수신된 제2 QLC 기입 커맨드들(QW2CMD1L ~ QW2CMD1M)에 대응하는 제2 QLC 기입 동작들을 순차적으로 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
예를 들어, 제어 로직(170)은 제2-1 QLC 기입 커맨드(QW2CMD1L)에 근거하여 제1 데이터 버퍼(152)에 저장된 제1-1 기입 데이터(DATA1L)를 제2 입출력 버퍼(151)로 출력하고(⑤′), 제2 입출력 버퍼(151)에 입력된 제1-1 기입 데이터(DATA1L)를 메모리 블록(BLKo)의 QLC 영역의 대응하는 페이지 즉, 제1 QLC 페이지에 기입하도록 불휘발성 메모리 장치(100)를 제어할 수 있다(⑤″). 마찬가지로, 제어 로직(170)은 제2-2 QLC 기입 커맨드(QW2CMD1LC) 내지 제2-4 QLC 기입 커맨드(QW2CMD1M) 각각에 근거하여 제2 데이터 버퍼(153) 내지 제4 데이터 버퍼(155)에 저장된 제1-2 내지 제1-4 기입 데이터(DATA1LC~DATA1M)를 각각 제2 입출력 버퍼(151)로 출력하고(⑥′ ~ ⑧′), 제2 입출력 버퍼(151)에 입력된 제1-2 내지 제1-4 데이터(DATA1LC~DATA1M)를 순차적으로 메모리 블록(BLKo)의 QLC 영역의 제1 QLC 페이지에 기입하도록 불휘발성 메모리 장치(100)를 제어할 수 있다(⑥″~ ⑧″). 제1-1 내지 제1-4 기입 데이터(DATA1L~DATA1M)에 대한 제2 QLC 기입 동작이 수행된 제1 QLC 페이지에 포함된 메모리 셀들의 문턱 전압 분포는 도 8b에 도시한 바와 같이 형성될 수 있다.
본 실시 예에서는 메모리 블록(BLKo)의 SLC 영역에 제1 데이터를 저장하기 위한 SLC 기입 동작을 수행한 후 QLC 영역에 제1 데이터를 저장하기 위한 제1 QLC 기입 동작을 수행하되, SLC 기입 동작이 완료된 후 페이지 버퍼(150)의 데이터 버퍼들(152~155)에 저장된 제1 데이터들을 삭제하지 않고 제1 QLC 기입 동작 시 사용한다. 이에 따라, 제1 QLC 기입 동작을 위해 동일한 데이터를 반복적으로 입력하지 않아도 되므로, 기입 동작의 속도를 높여 기입 동작의 성능을 향상시킬 수 있다.
도 9a는 본 발명의 실시 예에 따른 SLC 기입 동작과 제1 QLC 기입 동작을 나타낸 도면이고, 도 9b는 본 발명의 실시 예에 따른 제2 QLC 기입 동작을 나타낸 도면이다.
도 7a 및 도 8a에서는 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M)에 대한 SLC 기입 동작을 위한 커맨드들의 수, 제1 QLC 기입 동작을 위한 커맨드들의 수 및 제2 QLC 기입 동작을 위한 커맨들의 수가 각각 기입 데이터의 수와 동일한 것을 예를 들어 설명하였다. 도 9a 및 도 9b에서는 제1-1 내지 제1-4 기입 데이터(DATA1L ~ DATA1M)에 대한 SLC 기입 동작과 제1 QLC 기입 동작이 하나의 커맨드에 의해 수행되고, 제2 QLC 기입 동작이 하나의 커맨드에 의해 수행되는 것을 예를 들어 설명한다.
도 9a를 참조하면, 프로세서(220)는 호스트로부터 수신된 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다(① ~ ④). 불휘발성 메모리 장치(100)는 프로세서(220)로부터 순차적으로 수신되는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)을 각각 페이지 버퍼(150) 내의 대응하는 제1 내지 제4 데이터 버퍼들(152 ~ 155)에 저장할 수 있다(①′ ~ ④′).
프로세서(220)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)에 대한 SLC 기입 동작 및 제1 QLC 기입 동작을 수행하기 위한 복합 기입 커맨드(SQ1WCMD)를 생성하고, 생성된 복합 기입 커맨드(SQ1WCMD)를 불휘발성 메모리 장치(100)로 전송할 수 있다(⑤). 전술한 바와 같이, 복합 기입 커맨드(SQ1WCMD)는 페이지 버퍼(150)의 제1 내지 제4 데이터 버퍼들(152 ~ 155)에 저장된 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)에 대한 SLC 기입 동작 및 제1 QLC 기입 동작을 순차적으로 수행하도록 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 기입 커맨드일 수 있다.
예를 들어, 복합 기입 커맨드(SQ1WCMD)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M) 각각에 대한 SLC 기입 동작들을 수행하도록 지시하는 제어 신호들 및 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M) 각각에 대한 SLC 영역의 저장 위치를 가리키는 어드레스 정보(즉, 제1 SLC 페이지들에 대한 어드레스 정보)를 포함할 수 있다. 또한, 복합 기입 커맨드(SQ1WCMD)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M) 각각에 대한 제1 QLC 기입 동작들을 수행하도록 지시하는 제어 신호들 및 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M) 각각에 대한 QLC 영역의 저장 위치를 가리키는 어드레스 정보(즉, 제1 QLC 페이지에 대한 어드레스 정보)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 프로세서(220)로부터 수신된 복합 기입 커맨드(SQ1WCMD)에 근거하여 제1 내지 제4 데이터 버퍼들(152 ~ 155)에 저장된 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)에 대한 SLC 기입 동작을 순차적으로 수행하여 제1 SLC 페이지들에 각각 저장하고(⑥ ~ ⑨), SLC 기입 동작이 완료되면 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)에 대한 제1 QLC 기입 동작을 순차적으로 수행하여 제1 QLC 페이지에 저장할 수 있다(⑩ ~ ⑬).
이후, 도 9b에 도시한 바와 같이, 제1 SLC 페이지들 다음의 제1 SLC 페이지들에 대한 SLC 기입 동작 및 제1 QLC 페이지 다음의 제2 QLC 페이지에 대한 제1 QLC 기입 동작의 수행이 완료되면, 프로세서(220)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)을 순차적으로 불휘발성 메모리 장치(100)에 다시 전송하고(① ~ ④), 불휘발성 메모리 장치(100)는 프로세서(220)로부터 수신되는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)을 각각 대응하는 제1 내지 제4 데이터 버퍼들(152 ~ 155)에 저장할 수 있다(①′ ~ ④′).
프로세서(220)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)에 대한 제2 QLC 기입 동작을 수행하기 위한 하나의 제2 QLC 기입 커맨드(Q2WCMD)를 생성하고, 생성된 제2 QLC 기입 커맨드(Q2WCMD)를 불휘발성 메모리 장치(100)로 전송할 수 있다(⑤). 제2 QLC 기입 커맨드(Q2WCMD)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M) 각각에 대한 제2 QLC 기입 동작을 순차적으로 수행하도록 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 기입 커맨드일 수 있다.
예를 들어, 제2 QLC 기입 커맨드(Q2WCMD)는 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M) 각각에 대한 제2 QLC 기입 동작들을 수행하도록 지시하는 제어 신호들 및 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M) 각각에 대한 QLC 영역의 저장 위치를 가리키는 어드레스 정보(즉, 제1 QLC 페이지에 대한 어드레스 정보)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 프로세서(220)로부터 수신된 제2 QLC 기입 커맨드(Q2WCMD)에 근거하여 제1 내지 제4 데이터 버퍼들(152 ~ 155)에 저장된 제1-1 내지 제1-4 기입 데이터들(DATA1L ~ DATA1M)에 대한 제2 QLC 기입 동작을 순차적으로 수행하여 제1 QLC 페이지에 저장할 수 있다(⑥ ~ ⑨).
도 9a 및 도 9b에 도시한 실시 예에 따르면, 프로세서(220)에서 불휘발성 메모리 장치(100)로 전송되는 기입 커맨드의 수를 줄일 수 있으므로, 기입 동작의 속도가 더욱 개선될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 동작 방법을 나타낸 순서도이다. 도 10을 참조하여 본 실시 예에 따른 데이터 저장 장치(10)의 동작 방법을 설명함에 있어서, 도 1 내지 도 9b 중 적어도 하나의 도면이 참조될 수 있다.
S910 단계에서, 불휘발성 메모리 장치(100)의 제어 로직(170)은 컨트롤러(200)로부터 순차적으로 전송되는 기입 데이터들을 페이지 버퍼(150)의 대응하는 데이터 버퍼들(152 ~ 155)에 저장하고, 컨트롤러(200)로부터 전송되는 복수의 SLC 기입 커맨드들 각각에 근거하여 데이터 버퍼들(152 ~ 155)에 저장된 기입 데이터들을 메모리 블록(BLKo)의 SLC 영역의 대응하는 페이지들(즉, 제1 SLC 페이지들)에 기입하는 SLC 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 이때, 제어 로직(170)은 데이터 버퍼(152 ~ 155)에 저장된 기입 데이터들에 대한 SLC 기입 동작이 모두 완료된 이후에도 데이터 버퍼(152 ~ 155)에 저장된 데이터를 삭제하지 않고 유지하도록 페이지 버퍼(150)를 제어할 수 있다.
컨트롤러(200)의 프로세서(220)는 호스트로부터 수신된 기입 데이터들을 기입 데이터 저장 커맨드와 함께 불휘발성 메모리 장치(100)로 전송한 후, 호스트로부터 수신된 기입 요청에 근거하여 생성한 복수의 SLC 기입 커맨드들을 불휘발성 메모리 장치(100)로 전송할 수 있으나, 특별히 이에 한정되는 것은 아니다.
S920 단계에서, 프로세서(220)는 데이터 버퍼(152 ~ 155)에 저장된 기입 데이터들에 대한 SLC 기입 동작이 모두 완료되었는지 여부를 판단할 수 있다. 예를 들어, 프로세서(220)는 S910 단계에서 불휘발성 메모리 장치(100)로 전송된 복수의 SLC 기입 커맨드들에 대한 처리가 모두 완료되면 SLC 기입 동작이 완료된 것으로 판단하고, 복수의 SLC 기입 커맨드들에 대한 처리가 모두 완료되지 않으면 SLC 기입 동작이 완료되지 않은 것으로 판단할 수 있다. SLC 기입 커맨드들의 처리가 완료되었는지 여부는 불휘발성 메모리 장치(100)로부터 제공되는 SLC 기입 커맨드들 각각에 대한 상태 정보에 근거하여 판단될 수 있다. SLC 기입 동작이 모두 완료된 것으로 판단되면, S930 단계로 진행될 수 있다.
S930 단계에서, 프로세서(220)는 메모리 블록(BLKo)의 제n 워드라인에 연결된 하나 또는 그 이상의 페이지들 각각에 대한 복수의 제1 QLC 기입 커맨드들을 생성하고, 생성된 복수의 제1 QLC 기입 커맨드들을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다.
불휘발성 메모리 장치(100)의 제어 로직(120)은 프로세서(220)로부터 전송된 제1 QLC 기입 커맨드들에 근거하여 페이지 버퍼(150)의 데이터 버퍼들(152 ~ 155)에 저장된 기입 데이터를 순차적으로 메모리 블록(BLKo)의 QLC 영역의 대응하는 페이지(예컨대, 제1 QLC 페이지)에 기입하는 제1 QLC 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 데이터 버퍼(152 ~ 155)에 저장된 기입 데이터에 대한 제1 QLC 기입 동작이 완료되면, 제어 로직(170)은 데이터 버퍼(152 ~ 155)에 저장된 기입 데이터를 모두 삭제하도록 페이지 버퍼(150)를 제어할 수 있다.
S940 단계에서, 프로세서(220)는 메모리 블록(BLKo)의 제n-1 워드라인에 연결된 하나 또는 그 이상의 페이지들 각각에 대한 복수의 제2 QLC 기입 커맨드들을 생성하고, 생성된 복수의 제2 QLC 기입 커맨드들 및 대응하는 복수의 데이터들을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다. 이때, n-1 워드라인이 존재하지 않는 경우, S940 단계는 생략될 수 있다. 즉, 제n 워드라인이 메모리 블록(BLKo)의 첫 번째 워드라인인 경우 S940 단계는 생략될 수 있다.
한편, S940 단계에서, 프로세서(220)는 복수의 제2 QLC 기입 커맨드들을 불휘발성 메모리 장치(100)로 전송하기 전에 대응하는 기입 데이터들을 먼저 불휘발성 메모리 장치(100)로 전송할 수 있다. 불휘발성 메모리 장치(100)는 프로세서(220)로부터 수신된 기입 데이터들을 각각 대응하는 데이터 버퍼들(152 ~ 155)에 저장할 수 있다.
불휘발성 메모리 장치(100)의 제어 로직(170)은 컨트롤러(200)로부터 전송되는 복수의 제2 QLC 기입 커맨드들 각각에 근거하여 데이터 버퍼들(152 ~ 155)에 저장된 기입 데이터를 메모리 블록(BLKo)의 QLC 영역의 대응하는 페이지에 기입하는 제2 QLC 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
S950 단계에서, 프로세서(220)는 제n 워드라인이 메모리 블록(BLKo)의 마지막 워드라인인지 여부를 판단할 수 있다. 제n 워드라인이 마지막 워드라인이 아니면, S960 단계로 진행될 수 있다.
S960 단계에서, 프로세서(220)는 메모리 블록(BLKo)에서 제n 워드라인의 다음 워드라인(예컨대, 제n+1 워드라인)에 연결된 하나 또는 그 이상의 페이지들 각각에 저장할 기입 데이터들을 불휘발성 메모리 장치(100)에 전송하고, 기입 데이터들에 대한 SLC 기입 동작을 수행하기 위한 복수의 SLC 기입 커맨드들을 생성하여 불휘발성 메모리 장치(100)에 전송할 수 있다. 이후, S910 단계로 진행될 수 있다. 제n 워드라인이 메모리 블록(BLKo)의 마지막 워드라인일 때까지 S910 단계 내지 S960 단계가 반복 수행될 수 있다.
S950 단계에서 제n 워드라인이 마지막 워드라인이면, S970 단계로 진행될 수 있다.
S970 단계에서, 프로세서(220)는 메모리 블록(BLKo)의 제n 워드라인에 연결된 하나 또는 그 이상의 페이지들 각각에 대한 복수의 제2 QLC 기입 커맨드들을 생성하고, 생성된 복수의 제2 QLC 기입 커맨드들을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다. 이때, 프로세서(220)는 복수의 제2 QLC 기입 커맨드들을 불휘발성 메모리 장치(100)로 전송하기 전에 제n 워드라인에 연결된 페이지들에 저장될 기입 데이터들을 먼저 불휘발성 메모리 장치(100)로 전송하고, 불휘발성 메모리 장치(100)는 프로세서(220)로부터 수신된 기입 데이터들을 각각 대응하는 데이터 버퍼들(152 ~ 155)에 저장할 수 있다.
불휘발성 메모리 장치(100)의 제어 로직(170)은 컨트롤러(200)로부터 순차적으로 전송되는 복수의 제2 QLC 기입 커맨드들 각각에 근거하여 데이터 버퍼(152~155)에 저장된 기입 데이터를 순차적으로 메모리 블록(BLKo)의 QLC 영역의 대응하는 페이지에 기입하는 제2 QLC 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 동작 방법을 나타낸 순서도이다. 도 11을 참조하여 본 실시 예에 따른 데이터 저장 장치(10)의 동작 방법을 설명함에 있어서, 도 1 내지 도 9b 중 적어도 하나의 도면이 참조될 수 있다.
S1010 단계에서, 컨트롤러(200)의 프로세서(220)는 호스트로부터 수신된 제n 워드라인에 연결된 하나 또는 그 이상의 페이지들에 대한 기입 요청에 근거하여 해당 페이지들에 기입 데이터를 저장하기 위한 하나 또는 그 이상의 기입 커맨드들을 생성하고, 생성된 기입 커맨드들을 순차적으로 불휘발성 메모리 장치(100)에 전송할 수 있다.
여기에서, 하나 또는 그 이상의 기입 커맨드들은 도 7a, 도 8a, 도 9a 및 도 9b 및 대응하는 상세한 설명에서 설명한 바와 같이, 기입 데이터들을 불휘발성 메모리 장치(100)의 페이지 버퍼(150)의 데이터 버퍼들에 저장하기 위한 기입 데이터 저장 커맨드들, 데이터 버퍼들에 저장된 기입 데이터들을 SLC 페이지들에 저장하기 위한 SLC 기입 커맨드들, 데이터 버퍼들에 저장된 기입 데이터들을 QLC 페이지에 저장하기 위한 제1 및 제2 QLC 기입 커맨드들 및 SLC 기입 동작 및 제1 QLC 기입 동작을 위한 복합 기입 커맨드 등을 모두 포함할 수 있다.
S1020 단계에서, 프로세서(220)는 호스트로부터 수신된 요청들 중 기입 요청보다 우선 순위가 높은 제1 요청이 존재하는지 여부를 확인할 수 있다. 예를 들어, 프로세서(220)는 호스트로부터 수신되는 요청들을 순차적으로 큐잉하는 요청 큐(도시하지 않음)를 스캔함으로써, 제1 요청이 존재하는지 여부를 확인할 수 있으나, 특별히 이에 한정되는 것은 아니다. 프로세서(220)는 기입 커맨드들을 순차적으로 전송하면서 요청 큐에 큐잉된 요청들을 지속적으로 모니터링할 수 있다.
S1030 단계에서, 프로세서(220)는 제1 요청이 존재하는지 여부를 판단할 수 있다. 제1 요청이 존재하지 않으면, S1010 단계로 진행될 수 있다. 제1 요청이 존재하면, S1040 단계로 진행될 수 있다.
S1040 단계에서, 프로세서(220)는 제1 요청에 제1 커맨드를 생성하고, 생성된 제1 커맨드를 불휘발성 메모리 장치(100)로 전송할 수 있다. 이때, 불휘발성 메모리 장치(100)에서 기 전송된 기입 커맨드에 대한 동작을 수행중인 경우, 프로세서(220)는 해당 기입 커맨드에 대한 동작을 중단시키기 위한 서스펜드(suspend) 커맨드를 불휘발성 메모리 장치(100)로 전송한 후 제1 커맨드를 불휘발성 메모리 장치(100)로 전송할 수 있다.
S1050 단계에서, 프로세서(220)는 제1 커맨드의 처리가 완료되었는지 여부를 판단할 수 있다. 프로세서(220)는 불휘발성 메모리 장치(100)로부터 제1 커맨드의 처리 완료 정보를 포함하는 상태 정보가 수신되면, 제1 커맨드의 처리가 완료된 것으로 판단할 수 있다. 제1 커맨드의 처리가 완료된 것으로 판단되면, S1060 단계로 진행될 수 있다.
S1060 단계에서, 프로세서(220)는 S1010 단계에서 호스트로부터 수신된 기입 요청에 대응하는 기입 동작이 완료되었는지 여부를 판단할 수 있다. 프로세서(220)는 불휘발성 메모리 장치(100)로부터 해당 기입 동작을 위한 마지막 기입 커맨드의 처리 완료 정보를 포함하는 상태 정보가 수신되면, 기입 동작이 완료된 것으로 판단할 수 있다. 기입 동작이 완료되지 않은 것으로 판단되면, S1020 단계로 진행되며, 기입 동작이 완료된 것으로 판단되면 프로세스는 종료될 수 있다.
도 12a는 본 실시 예에 따라 데이터 전송 중 우선 순위가 높은 커맨드를 먼저 처리하는 과정을 개념적으로 나타낸 도면이다. 설명의 편의를 위하여 2개의 기입 데이터들(DATA1L 및 DATA1LC)을 전송한 후 우선 순위가 높은 제1 커맨드를 전송하는 것으로 가정한다. 또한, 제1 커맨드는 리드 커맨드인 것으로 가정한다.
도 12a를 참조하면, 프로세서(220)는 제1-1 및 제1-2 기입 데이터들(DATA1L 및 DATA1LC)을 대응하는 기입 데이터 저장 커맨드들과 함께 불휘발성 메모리 장치(100)로 순차적으로 전송한다(① 및 ②). 불휘발성 메모리 장치(100)는 기입 데이터 저장 커맨드에 근거하여 수신된 제1-1 및 제1-2 기입 데이터들(DATA1L 및 DATA1LC)을 대응하는 제1 및 제2 데이터 버퍼(152 및 153)에 순차적으로 저장할 수 있다(①′ 및 ②′).
프로세서(220)는 메모리 블록(BLKo)의 QLC 영역에 기 저장된 데이터를 독출하기 위한 리드 커맨드(RCMD1)를 불휘발성 메모리 장치(100)로 전송한다(③). 불휘발성 메모리 장치(100)의 제어 로직(170)은 수신된 리드 커맨드(RCMD1)에 근거하여 QLC 영역의 대응하는 위치로부터 데이터(DATA1)를 독출하여 페이지 버퍼(150)의 제2 입출력 버퍼(151)에 저장하고(④), 제2 입출력 버퍼(151)로부터 예비 데이터 버퍼(156)로 데이터(DATA1)를 이동시킨다(④′). 이후, 제어 로직(170)은 예비 데이터 버퍼(156)에 저장된 데이터(DATA1)를 제1 입출력 버퍼(157)를 통해 컨트롤러(200)로 전송한다(④″).
도 12b는 본 실시 예에 따라 SLC 기입 동작 중 우선 순위가 높은 커맨드를 먼저 처리하는 과정을 개념적으로 나타낸 도면이다.설명의 편의를 위하여 2개의 SLC 기입 커맨드들(SWCMD1L 및 SWCMD1LC)을 전송한 후 우선 순위가 높은 제1 커맨드를 전송하는 것으로 가정한다.
도 12b를 참조하면, 프로세서(220)는 제1-1 기입 데이터에 대한 SLC 기입 커맨드(SWCMD1L) 및 제1-2 기입 데이터에 대한 SLC 기입 커맨드(SWCMD1LC)를 불휘발성 메모리 장치(100)로 순차적으로 전송한다(① 및 ②). 불휘발성 메모리 장치(100)는 수신된 SLC 기입 커맨드들(SWCMD1L 및 SWCMD1LC)에 근거하여 제1 및 제2 데이터 버퍼(152 및 153)에 저장된 제1-1 및 제1-2 기입 데이터들(DATA1L 및 DATA1LC)을 각각 SLC 영역의 대응하는 위치에 순차적으로 저장할 수 있다(①′ 및 ②′).
프로세서(220)는 메모리 블록(BLKo)의 QLC 영역에 기 저장된 데이터를 독출하기 위한 리드 커맨드(RCMD1)를 불휘발성 메모리 장치(100)로 전송한다(③). 불휘발성 메모리 장치(100)의 제어 로직(170)은 수신된 리드 커맨드(RCMD1)에 근거하여 QLC 영역의 대응하는 위치로부터 데이터(DATA1)를 독출하여 페이지 버퍼(150)의 제2 입출력 버퍼(151)에 저장하고(④), 제2 입출력 버퍼(151)로부터 예비 데이터 버퍼(156)로 데이터(DATA1)를 이동시킨다(④′). 이후, 제어 로직(170)은 예비 데이터 버퍼(156)에 저장된 데이터(DATA1)를 제1 입출력 버퍼(157)를 통해 컨트롤러(200)로 전송한다(④″).
도 12c는 본 실시 예에 따라 QLC 기입 동작 중 우선 순위가 높은 커맨드를 먼저 처리하는 과정을 개념적으로 나타낸 도면이다. 설명의 편의를 위하여 2개의 제1 QLC 기입 커맨드들(QW1CMD1L 및 QW1CMD1LC)을 전송한 후 우선 순위가 높은 제1 커맨드를 전송하는 것으로 가정한다.
도 12c를 참조하면, 프로세서(220)는 제1-1 기입 데이터에 대한 제1 QLC 기입 커맨드(QW1CMD1L) 및 제1-2 기입 데이터에 대한 제1 QLC 기입 커맨드(QW1CMD1LC)를 불휘발성 메모리 장치(100)로 순차적으로 전송한다(① 및 ②). 불휘발성 메모리 장치(100)는 수신된 제1 QLC 기입 커맨드들(QW1CMD1L 및 QW1CMD1LC)에 근거하여 제1 및 제2 데이터 버퍼(152 및 153)에 저장된 제1-1 및 제1-2 기입 데이터들(DATA1L 및 DATA1LC)을 각각 QLC 영역의 대응하는 위치에 순차적으로 저장할 수 있다(①′ 및 ②′).
프로세서(220)는 메모리 블록(BLKo)의 QLC 영역에 기 저장된 데이터를 독출하기 위한 리드 커맨드(RCMD1)를 불휘발성 메모리 장치(100)로 전송한다(③). 불휘발성 메모리 장치(100)의 제어 로직(170)은 수신된 리드 커맨드(RCMD1)에 근거하여 QLC 영역의 대응하는 위치로부터 데이터(DATA1)를 독출하여 페이지 버퍼(150)의 제2 입출력 버퍼(151)에 저장하고(④), 제2 입출력 버퍼(151)로부터 예비 데이터 버퍼(156)로 데이터(DATA1)를 이동시킨다(④′). 이후, 제어 로직(170)은 예비 데이터 버퍼(156)에 저장된 데이터(DATA1)를 제1 입출력 버퍼(157)를 통해 컨트롤러(200)로 전송한다(④″).
이와 같이, 본 실시 예에서는 호스트로부터의 기입 요청에 따라 기입 데이터들을 메모리에 저장하는 기입 동작을 수행하는 도중 우선 순위가 높은 커맨드를 처리해야 하는 경우가 발생하면, 비어 있는 예비 데이터 버퍼를 이용하여 해당 커맨드를 먼저 처리할 수 있다. 이에 따라, 데이터 저장 장치(10)의 성능 향상을 가져올 수 있다.
프로세서(220)는 요청 큐(도시되지 않음)에 큐잉된 요청들 중 기입 요청보다 우선 순위가 높은 제1 요청이 존재하지 않을 때까지 제1 요청을 먼저 처리하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 13은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 13을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(⑧solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 14는 도 13의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 15를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 14에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 16을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 14에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 17을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 13의 데이터 저장 장치(2200), 도 15의 데이터 저장 장치(3200) 및 도 16의 데이터 저장 장치(4200)로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스

Claims (18)

  1. 제1 영역 및 제2 영역을 포함하는 하나 또는 그 이상의 메모리 블록을 포함하는 불휘발성 메모리 장치; 및
    상기 제1 영역 및 제2 영역에 데이터를 기입하기 위한 하나 또는 그 이상의 기입 커맨드들을 생성하여 상기 불휘발성 메모리 장치로 전송하는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는,
    상기 메모리 블록에 기입될 데이터를 저장하는 페이지 버퍼; 및
    상기 하나 또는 그 이상의 기입 커맨드들에 근거하여 상기 데이터를 상기 제1 영역에 기입한 후 상기 데이터는 상기 페이지 버퍼 내에 유지하고, 상기 페이지 버퍼에 유지 중인 상기 데이터를 상기 제2 영역에 기입하도록 상기 불휘발성 메모리 장치를 제어하는 제어 로직을 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 하나 또는 그 이상의 기입 커맨드들은,
    상기 제1 영역에 데이터를 기입하기 위한 하나 또는 그 이상의 제1 기입 커맨드들; 및
    상기 제2 영역에 데이터를 기입하기 위한 하나 또는 그 이상의 제2 기입 커맨드들
    을 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 컨트롤러는 상기 하나 또는 그 이상의 제1 기입 커맨드들의 처리가 모두 완료되면, 상기 하나 또는 그 이상의 제2 기입 커맨드들을 생성하여 상기 불휘발성 메모리 장치로 전송하는 데이터 저장 장치.
  4. 제2항에 있어서,
    상기 하나 또는 그 이상의 제1 기입 커맨드들 및 상기 하나 또는 그 이상의 제2 기입 커맨드들이 n번째 워드라인에 연결된 하나 또는 그 이상의 페이지들에 연관된 기입 커맨드들인 경우, 상기 n은 0 이상의 자연수이고,
    상기 컨트롤러는 상기 하나 또는 그 이상의 제2 기입 커맨드의 처리가 모두 완료되면, n-1번째 워드라인에 연결된 하나 또는 그 이상의 페이지들에 대한 하나 또는 그 이상의 제3 기입 커맨드들을 생성하여 상기 불휘발성 메모리 장치로 전송하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 제1 영역은 1비트의 데이터가 저장되는 메모리 셀들을 포함하는 영역이고, 상기 제2 영역은 m비트의 데이터가 저장되는 메모리 셀들을 포함하는 영역이고, 상기 m은 2 이상의 자연수인 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 제1 기입 커맨드는 상기 제1 영역의 대응하는 페이지에 상기 1비트의 데이터를 저장하는 기입 커맨드이고, 상기 제2 기입 커맨드는 상기 제2 영역의 대응하는 제1 페이지에 상기 m비트의 데이터를 1차 저장하는 기입 커맨드이고, 상기 제3 기입 커맨드는 상기 제2 영역의 상기 제1 페이지에 상기 m비트의 데이터를 2차 저장하는 기입 커맨드인 데이터 저장 장치.
  7. 제4항에 있어서,
    상기 컨트롤러는 상기 n번째 워드라인이 마지막 워드라인인지 여부를 판단하고, 상기 n번째 워드라인이 마지막 워드라인이면 상기 n번째 워드라인에 연결된 하나 또는 그 이상의 페이지에 대한 상기 하나 또는 그 이상의 제3 기입 커맨드들을 생성하여 상기 불휘발성 메모리 장치로 전송하는 데이터 저장 장치.
  8. 제1항에 있어서,
    상기 페이지 버퍼는,
    상기 컨트롤러와 데이터를 송수신하는 제1 입출력 버퍼;
    상기 데이터가 저장되는 복수의 데이터 버퍼; 및
    상기 메모리 블록과 데이터를 송수신하는 제2 입출력 버퍼
    를 포함하는 데이터 저장 장치.
  9. 제1항에 있어서, 상기 컨트롤러는 상기 하나 또는 그 이상의 기입 커맨드보다 우선 순위가 높은 제1 커맨드가 존재하는지 여부를 판단하고, 상기 제1 커맨드가 존재하면 상기 제1 커맨드를 상기 불휘발성 메모리 장치에 먼저 전송하고, 상기 제1 커맨드의 처리가 완료되면 남은 기입 커맨드들을 상기 불휘발성 메모리 장치에 전송하는 데이터 저장 장치.
  10. 제1 영역 및 제2 영역을 포함하는 하나 또는 그 이상의 메모리 블록을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러로부터 수신된 하나 또는 그 이상의 기입 커맨드들에 근거하여 상기 제1 영역에 데이터를 기입하기 위한 제1 기입 동작을 수행하고, 상기 데이터는 상기 불휘발성 메모리 장치의 페이지 버퍼 내에 유지하는 단계; 및
    상기 하나 또는 그 이상의 기입 커맨드들에 근거하여 상기 페이지 버퍼에 유지 중인 상기 데이터를 상기 제2 영역에 기입하는 제2 기입 동작을 수행하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 하나 또는 그 이상의 기입 커맨드들은,
    상기 제1 영역에 데이터를 기입하기 위한 하나 또는 그 이상의 제1 기입 커맨드들; 및
    상기 제2 영역에 데이터를 기입하기 위한 하나 또는 그 이상의 제2 기입 커맨드들
    을 포함하는 데이터 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 제1 기입 동작을 수행하는 단계는,
    상기 제1 기입 동작의 수행이 완료되었는지 여부를 판단하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제1 기입 동작의 수행이 완료된 경우,
    상기 컨트롤러는 상기 하나 또는 그 이상의 제2 기입 커맨드를 생성하여 상기 불휘발성 메모리 장치로 전송하는 데이터 저장 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 하나 또는 그 이상의 제1 기입 커맨드 및 상기 하나 또는 그 이상의 제2 기입 커맨드가 n번째 워드라인에 연결된 하나 또는 그 이상의 페이지에 연관된 기입 커맨드인 경우, 상기 n은 0 이상의 자연수이고,
    상기 제2 기입 동작을 수행하는 단계 이후에,
    상기 컨트롤러로부터 수신된 n-1번째 워드라인에 연결된 하나 또는 그 이상의 페이지에 대한 제3 기입 커맨드에 근거하여 상기 n-1번째 워드라인에 연결된 하나 또는 그 이상의 페이지에 대한 제3 기입 동작을 수행하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제1 영역은 1비트의 데이터가 저장되는 메모리 셀들을 포함하는 영역이고, 상기 제2 영역은 m비트의 데이터가 저장되는 메모리 셀들을 포함하는 영역이고, 상기 m은 2 이상의 자연수인 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제1 기입 커맨드는 상기 제1 영역의 대응하는 페이지에 1비트의 데이터를 저장하는 기입 커맨드이고, 상기 제2 기입 커맨드는 상기 제2 영역의 대응하는 제1 페이지에 m비트의 데이터를 1차 저장하는 기입 커맨드이고, 상기 제3 기입 커맨드는 상기 제2 영역의 상기 제1 페이지에 m비트의 데이터를 2차 저장하는 기입 커맨드인 데이터 저장 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 제3 기입 동작을 수행하는 단계 이후에,
    상기 n번째 워드라인이 마지막 워드라인인지 여부를 판단하는 단계; 및
    상기 n번째 워드라인이 마지막 워드라인이면, 상기 컨트롤러로부터 수신된 상기 n번째 워드라인에 연결된 하나 또는 그 이상의 페이지에 대한 제3 기입 커맨드에 근거하여 상기 n번째 워드라인에 연결된 하나 또는 그 이상의 페이지에 대한 제3 기입 동작을 수행하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  18. 제10항에 있어서,
    상기 컨트롤러는 상기 하나 또는 그 이상의 기입 커맨드들보다 우선 순위가 높은 제1 커맨드가 존재하는지 여부를 판단하고, 상기 제1 커맨드가 존재하면 상기 제1 커맨드를 상기 불휘발성 메모리 장치에 먼저 전송하고, 상기 제1 커맨드의 처리가 완료되면 남은 기입 커맨드들을 상기 불휘발성 메모리 장치에 전송하는 데이터 저장 장치의 동작 방법.
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