TWI813669B

TWI813669B - 資料儲存裝置及其操作方法

Info

Publication number: TWI813669B
Application number: TW108112933A
Authority: TW
Inventors: 池承九
Original assignee: 韓商愛思開海力士有限公司
Priority date: 2018-04-30
Filing date: 2019-04-12
Publication date: 2023-09-01
Also published as: TW201946066A; KR20190125922A; KR102643067B1

Abstract

本發明提供了一種資料儲存裝置，包括：非揮發性記憶體裝置，包括一個或多個儲存記憶塊，該一個或多個儲存記憶塊具有第一區域和第二區域；以及控制器，被配置為產生用於將資料寫入在第一區域和第二區域中的一個或多個寫入命令，並且將該一個或多個寫入命令傳送至非揮發性記憶體裝置。非揮發性記憶體裝置包括：頁面緩衝器，被配置為儲存待寫入在儲存記憶塊中的資料；以及控制邏輯電路，被配置為基於一個或多個寫入命令來控制非揮發性記憶體裝置，以將資料寫入在第一區域中並且將資料保留在頁面緩衝器中，並且將保留在頁面緩衝器中的資料寫入在第二區域中。

Description

資料儲存裝置及其操作方法

各個實施例總體涉及一種半導體裝置，更特別地，涉及一種資料儲存裝置及其操作方法。

近來，使用電腦的環境已經轉變成可以隨時隨地使用電腦系統的普適計算。因此，諸如行動電話、數位相機以及筆記型電腦的可攜式電子設備的使用已經迅速增加。通常，可攜式電子設備使用採用記憶體裝置的資料儲存裝置。資料儲存裝置可以用於儲存在可攜式電子設備中使用的資料。

使用記憶體裝置的資料儲存裝置不具有機械驅動單元，並且展示出良好的穩定性和耐用性、快速資訊存取速度以及低功耗。這種資料儲存裝置可以包括通用序列匯流排(USB)記憶體裝置、具有各種介面的儲存記憶卡、通用快閃記憶體(USF)裝置、固態硬碟(SSD)等。

本申請要求向韓國智慧財產權局於2018年4月30日提交的申請號為10-2018-0049934的韓國申請以及於2018年10月25日提交的申請號為10-2018-0128041的韓國申請的優先權，該兩個申請通過引用整體併入本文。

實施例提供一種具有提高的寫入性能的資料儲存裝置及其操作方法。

在本公開的實施例中，一種資料儲存裝置可以包括：非揮發性記憶體裝置，包括具有第一區域和第二區域的至少一個儲存記憶塊；以及控制器，被配置成產生針對第一區域和第二區域的多個寫入命令，並且將多個寫入命令傳送至非揮發性記憶體裝置。非揮發性記憶體裝置可以包括頁面緩衝器，被配置成儲存待寫入在至少一個儲存記憶塊中的資料；以及控制邏輯電路，被配置成基於多個寫入命令來控制非揮發性記憶體裝置，以將資料寫入在第一區域中並且將資料保留在頁面緩衝器中，並且將所保留的資料寫入在第二區域中。

在本公開的實施例中，一種資料儲存裝置的操作方法，該資料儲存裝置包括：非揮發性記憶體裝置，包括具有第一區域和第二區域的至少一個儲存記憶塊；以及控制器，被配置成控制非揮發性記憶體裝置，該方法可以包括：執行第一寫入操作，該第一寫入操作包括基於從控制器提供的多個寫入命令，將資料寫入在第一區域中並且將資料保留在非揮發性記憶體裝置的頁面緩衝器中；以及執行第二寫入操作，該第二寫入操作包括基於多個寫入命令來將所保留的資料寫入在第二區域中。

在本公開的實施例中，一種資料儲存裝置可以包括：記憶體裝置，包括頁面緩衝器、第一記憶體區域和第二記憶體區域；以及控制器，適於控制記憶體裝置以執行寫入操作。記憶體裝置被配置成從控制器接收寫入資料；將寫入資料儲存在頁面緩衝器中；將所儲存的資料寫入在第一記憶體區域中；將所寫入的資料保留在頁面緩衝器中；並且將所保留的資料寫入在第二記憶體區域中。

根據實施例，即使在對寫入資料執行了單層單元(SLC)寫入操作之後，儲存在頁面緩衝器中的寫入資料也可以不被刪除並且可以被保留，然後可以在第一四層單元(QLC)寫入操作中使用。因此，由於不必重複地傳送相同的寫入資料，因此由於寫入操作的速率增加，可以提高寫入操作的性能。

通過在寫入操作期間優先處理具有比寫入命令更高優先順序的命令，可以提高資料儲存裝置的性能。

以下描述這些和其它特徵、方面和實施例。

10:資料儲存裝置

100:非揮發性記憶體裝置

110:記憶體單元陣列

120:列解碼器

130:寫入和讀取電路

140:行解碼器

150:頁面緩衝器

151、157:輸入/輸出緩衝器

152~155:資料緩衝器

156:預備資料緩衝器

160:電壓產生器

170:控制邏輯電路

180:輸入和輸出

200:控制器

210:主機介面

220:處理器

230:記憶體

240:記憶體介面

S910~S980:步驟

S1010~S1060:步驟

2000:資料處理系統

2100:主機設備

2200:固態硬碟

2210:控制器

2211:主機介面

2212:控制組件

2213:隨機存取記憶體

2214:錯誤校正碼元件

2215:記憶體介面

2220:緩衝記憶體裝置

2231~223n:非揮發性記憶體裝置

2240:電源

2241:輔助電源

2250:訊號連接器

2260:電源連接器

3000:資料處理系統

3100:主機設備

3110:連接端子

3200:資料存放裝置

3210:控制器

3220:緩衝記憶體裝置

3231~3232:非揮發性記憶體裝置

3240:電源管理積體電路

3250:連接端子

4000:資料處理系統

4100:主機設備

4200:資料存放裝置

4210:控制器

4220:緩衝記憶體裝置

4230:非揮發性記憶體裝置

4250:焊球

5000:包括資料存放裝置的網路系統

5100:主機設備

5200:資料存放裝置

5300:伺服器系統

5410~5430:用戶端系統

5500:網路

從結合圖式的以下詳細描述，將更清楚地理解本公開的主題的以上和其它方面、特徵和優點，其中：〔圖1〕係繪示根據本公開的實施例的資料儲存裝置的配置的示意圖；〔圖2〕係繪示根據本公開的實施例的非揮發性記憶體裝置的配置的示意圖；〔圖3〕係繪示根據本公開的實施例的記憶體單元陣列的配置的示意圖；〔圖4A和圖4B〕係繪示根據本公開的實施例的儲存記憶塊的電路圖；〔圖5〕係繪示根據本公開的實施例的寫入操作的示意圖；〔圖6〕係繪示根據本公開的實施例的儲存記憶塊的配置的示意圖；〔圖7A〕係繪示根據本公開的實施例的單層單元(SLC)寫入操作和第一四層單元(QLC)寫入操作的示意圖；〔圖7B和圖7C〕係繪示完成單層單元(SLC)寫入操作的SLC頁面和完成第一四層單元(QLC)寫入操作的QLC頁面的閾值電壓分佈的示意圖；〔圖8A〕係繪示根據本公開的實施例的第二四層單元(QLC)寫入操作的示意圖；〔圖8B〕係繪示完成第二四層單元(QLC)寫入操作的QLC頁面的閾值電壓分佈的示意圖；〔圖9A和圖9B〕係繪示根據本公開的實施例的單層單元(SLC)寫入操作、第一四層單元(QLC)寫入操作和第二QLC寫入操作的示意圖；〔圖10和圖11〕係繪示根據本公開的實施例的資料儲存裝置的操作方法的流程圖；〔圖12A〕係繪示根據本發明的實施例的在資料傳送期間優先處理具有高優先順序的命令的程序的示意圖；〔圖12B〕係繪示根據本發明實施例的在單層單元(SLC)寫入操作期間優先處理具有高優先順序的命令的程序的示意圖；〔圖12C〕係繪示根據本發明的實施例的在四層單元(QLC)寫入操作期間優先處理具有高優先順序的命令的程序的示意圖；〔圖13〕係繪示根據本公開的實施例的包括固態硬碟(SSD)的資料處理系統的示意圖；〔圖14〕係繪示圖13中所示的控制器的示意圖；〔圖15〕係繪示根據本公開的實施例的包括資料存放裝置的資料處理系統的示意圖；〔圖16〕係繪示根據本公開的實施例的包括資料存放裝置的資料處理系統的示意圖；以及〔圖17〕係繪示根據本公開的實施例的包括資料存放裝置的網路系統的示意圖。

將參照圖式更詳細地描述本發明的各個實施例。圖式中的示意圖旨在說明本發明的方面和特徵。這些示意圖不旨在代表實際的組件形狀或尺寸。

本文參照本發明的元件和特徵的各種說明來描述本發明的實施例。然而，本發明不限於圖式中所示的細節或用於描述實施例的特定術語。雖然示出並描述了本發明的各個實施例，但是本領域技術人員根據本公開將理解的是，在不脫離本發明的原理和精神的情況下，可以在這些實施例中進行改變。此外，對“實施例”、“另一實施例”等的參考不一定僅針對一個實施例，並且對任何這樣的短語的不同參考不一定針對相同的實施例。

將理解的是，雖然可以在本文中使用術語“第一”、“第二”、“第三”等來描述各個元件，但是這些元件不受這些術語的限制。這些術語用於將一個元件與另一元件區分。因此，在不脫離本發明的精神和範圍的情況下，下面描述的第一元件也可以被稱為第二或第三元件。

將進一步理解的是，當元件被稱為“連接至”或“聯接至”另一元件時，它可以直接在另一元件上、直接連接至或聯接至另一元件，或者可能存在一個或多個中間元件。另外，還將理解的是，當元件被稱為在兩個元件“之間”時，它可以是這兩個元件之間的唯一元件，或者也可以存在一個或多個中間元件。無論是直接還是間接連接/聯接，除非另有規定或上下文另有說明，否則兩個元件之間的通信可以是有線的或無線的。

如本文所使用的，除非上下文另有明確說明，否則單數形式也可以包括複數形式，反之亦然。除非另有說明或從上下文清楚地指向單數形式，否則本申請和所附請求項中的術語通常應被解釋為表示“一個或多個”。

將進一步理解，當在本說明書中使用時，術語“包括”、“包括有”、“包含”和“包含有”指定所陳述元件的存在並且不排除一個或多個其它元件的存在或添加。如本文所使用的，術語“及/或”包括一個或多個相關所列專案的任何和所有組合。

圖1係繪示根據實施例的資料儲存裝置10的配置的示意圖。

參照圖1，資料儲存裝置10可以儲存待由諸如行動電話、MP3播放機、筆記型電腦、桌上型電腦、遊戲機、電視或車載資訊娛樂系統等的主機裝置(未示出)存取的資料。資料儲存裝置10可以被稱為記憶體系統。

根據聯接至主機裝置的介面協定，資料儲存裝置10可以被配置為各種類型的儲存裝置中的任意一種。例如，資料儲存裝置10可以被配置為諸如下列的各種類型的儲存裝置中的任意一種：固態硬碟(SSD)，多媒體卡(MMC)、電子多媒體卡(eMMC)、小型多媒體卡(redused-size MMC,RS-MMC)和微型-MMC形式的多媒體卡，SD、迷你-SD和微型-SD形式的安全數位卡，通用序列匯流排(USB)儲存裝置，通用快閃記憶體(UFS)裝置，國際個人電腦記憶卡協會(PCMCIA)卡式儲存裝置，周邊元件連接(PCI)卡式儲存裝置，高速PCI(PCI-e或PCIe)卡式儲存裝置，緊湊型快閃記憶體(CF)卡，智慧媒體卡，記憶棒等。

資料儲存裝置10可以被製造為諸如下列的各種類型封裝中的任意一種：堆疊式封裝(PoP)、系統級封裝(SiP)、片上系統(SoC)、多晶片封裝(MCP)、板上晶片(CoB)、晶圓級製造封裝(WFP)和晶圓級堆疊封裝(WSP)。

資料儲存裝置10可以包括非揮發性記憶體裝置100和控制器200。

非揮發性記憶體裝置100可以作為資料儲存裝置10的儲存介質操作。根據記憶體單元，非揮發性記憶體裝置100可以包括諸如下列的各種類型的非揮發性記憶體裝置中的任意一種：NAND閃速記憶體裝置、NOR閃速記憶體裝置，使用鐵電電容器的鐵電隨機存取記憶體(FRAM)、使用隧道磁阻(TMR)層的磁性隨機存取記憶體(MRAM)、使用硫族化物合金的相變隨機存取記憶體(PRAM)和使用過渡金屬化合物的電阻式隨機存取記憶體(RERAM)。

圖2係繪示圖1的非揮發性記憶體裝置100的配置的示意圖，並且圖3係繪示圖2的記憶體單元陣列110的配置的示意圖。

參照圖2，非揮發性記憶體裝置100可以包括記憶體單元陣列110、列解碼器120、寫入和讀取(寫入/讀取)電路130、行解碼器140、頁面緩衝器150、電壓產生器160、控制邏輯電路170以及輸入和輸出(I/O)電路180。

記憶體單元陣列110可以包括佈置在多個字元線WL和多個位元線BL彼此交叉的區域中的多個記憶體單元(未示出)。參照圖3，記憶體單元陣列110可以包括多個儲存記憶塊BLK1至BLKi，並且多個儲存記憶塊BLK1至BLKi中的每一個可以包括多個頁面PG1至PGj。

返回參照圖2，記憶體單元陣列110中的記憶體單元中的每一個可以是待儲存單個位元資料(例如，1位元資料)的單層單元(SLC)、待儲存2位元資料的多層單元(MLC)、待儲存3位元資料的三層單元(TLC)以及待儲存4位元資料的四層單元(QLC)中的一種。記憶體單元陣列110可以包括SLC、MLC、TLC和QLC之中的一個或多個記憶體單元。記憶體單元陣列110可以包括以二維(2D)水平結構佈置的記憶體單元或以3D垂直結構佈置的記憶體單元。

列解碼器120可以通過字元線WL聯接至記憶體單元陣列110。列解碼器120可以根據控制邏輯電路170的控制而操作。列解碼器120可以解碼從控制邏輯電路170提供的列位址X_ADDR，並且基於解碼結果選擇並驅動字元線WL中的至少一個字元線WL。列解碼器120可以將從電壓產生器160提供的操作電壓Vop提供至選擇的字元線WL。

寫入/讀取電路130可以通過位元線BL聯接至記憶體單元陣列110。寫入/讀取電路130可以包括與位元線BL對應的寫入/讀取電路(未示出)。寫入/讀取電路130可以根據控制邏輯電路170的控制而操作。寫入/讀取電路130可以包括被配置為將資料寫入到記憶體單元中的寫入驅動器WD以及被配置為放大從記憶體單元讀出的資料的感測放大器SA。寫入/讀取電路130可以通過將電流脈衝或電壓脈衝提供至通過列解碼器120和行解碼器140而選擇的記憶體單元，來對選擇的記憶體單元執行寫入操作和讀取操作。

可以根據控制邏輯電路170的控制來操作行解碼器140。行解碼器140可以解碼從控制邏輯電路170提供的行位址Y_ADDR。行解碼器140可以基於解碼結果將與位元線BL對應的寫入/讀取電路130的寫入/讀取電路聯接至頁面緩衝器150。

頁面緩衝器150可以被配置為臨時儲存從控制器200的記憶體介面240提供並且待被寫入記憶體單元陣列110的資料，以及從記憶體單元陣列110讀出並且待被提供至控制器200的記憶體介面240的資料。可以根據控制邏輯電路170的控制來動作頁面緩衝器150。

電壓產生器160可以基於從控制邏輯電路170提供的電壓控制訊號CTRL_vol來產生用於對記憶體單元陣列110執行寫入操作、讀取操作和刪除操作的各種電壓。電壓產生器160可以產生用於驅動多個字元線WL和多個位元線BL的驅動電壓Vop。電壓產生器160可以產生用於讀出儲存在記憶體單元MC中的資料的至少一個或多個參考電壓。

控制邏輯電路170可以基於從控制器200接收的命令CMD、位址ADDR以及控制訊號CTRL，輸出用於將資料DATA寫入在記憶體單元陣列110中或從記憶體單元陣列110讀出資料DATA的各種控制訊號。從控制邏輯電路170輸出的各種控制訊號可以被提供至列解碼器120、寫入/讀取電路130、行解碼器140、頁面緩衝器150和電壓產生器160。因此，控制邏輯電路170可以完全控制在非揮發性記憶體裝置100中執行的各種操作。

例如，控制邏輯電路170可以基於命令CMD和控制訊號CTRL而產生操作控制訊號CTRL_op，並且將產生的操作控制訊號CTRL_op提供至寫入/讀取電路130。控制邏輯電路170可以將包括在位址ADDR中的列位址X_ADDR和行位址Y_ADDR提供至列解碼器120和行解碼器140。

I/O電路180可以被配置為接收從控制器200提供的命令CMD、位址ADDR和資料DATA，或者將從記憶體單元陣列110讀出的資料DATA提供至控制器200。I/O電路180可以將從控制器200接收的命令CMD和位址ADDR輸出至控制邏輯電路170，並且將從控制器200接收的資料DATA輸出至頁面緩衝器150。I/O電路180可以將從頁面緩衝器150接收的資料DATA輸出至控制器200。可以根據控制邏輯電路170的控制來操作I/O電路180。

返回參照圖1，控制器200可以通過驅動載入到記憶體230中的韌體或軟體來控制資料儲存裝置10的全部操作。控制器200可以解碼並驅動代碼類型的指令或演算法，諸如韌體或軟體。控制器200可以利用硬體或硬體和軟體的組合來實施。

控制器200可以包括主機介面210、處理器220、記憶體230和記憶體介面240。

主機介面210可以根據主機裝置的協定來執行主機裝置和資料儲存裝置10之間的介面連接。例如，主機介面210可以通過下列之中的任意一種協定而與主機裝置通信：通用序列匯流排(USB)協定、通用快閃記憶體(UFS)協定、多媒體卡(MMC)協定、並行高級技術附件(PATA)協定、串列高級技術附件(SATA)協定、小型電腦系統介面(SCSI)協定、串列SCSI(SAS)協定、PCI協定和PCI-e協定。

處理器220可以被配置為微控制單元(MCU)及/或中央處理單元(CPU)。處理器220可以處理從主機裝置接收的請求。為了處理來自主機裝置的請求，處理器220可以驅動載入到記憶體230中的代碼類型的指令或演算法(例如，韌體)並且控制諸如主機介面210、記憶體230和記憶體介面240的內部功能塊以及非揮發性記憶體裝置100。

處理器220可以基於來自主機裝置的請求而產生用於控制非揮發性記憶體裝置100的操作的控制訊號，並且通過記憶體介面240將所產生的控制訊號提供至非揮發性記憶體裝置100。

記憶體230可以被配置為隨機存取記憶體(RAM)，諸如動態RAM(DRAM)或靜態RAM(SRAM)。記憶體230可以儲存通過處理器220驅動的韌體。記憶體230可以儲存驅動韌體所需的資料(例如，中繼資料)。例如，記憶體230可以作為處理器220的工作記憶體而操作。

記憶體230可以被配置為包括資料緩衝器(DB)(未示出)，該資料緩衝器(DB)臨時儲存待從主機裝置傳送至非揮發性記憶體裝置100的寫入資料或者待從非揮發性記憶體裝置100傳送至主機裝置的讀取資料。例如，記憶體230可以作為緩衝記憶體而操作。

記憶體介面240可以根據處理器220的控制來控制非揮發性記憶體裝置100。記憶體介面240可以稱為記憶體控制器。記憶體介面240可以將控制訊號提供至非揮發性記憶體裝置100。控制訊號可以包括用於控制非揮發性記憶體裝置100的命令CMD、位址ADDR和操作控制訊號(CTRL)。記憶體介面240可以將資料DATA提供至非揮發性記憶體裝置100或從非揮發性記憶體裝置100接收資料DATA。

圖4A和圖4B係繪示圖3的儲存記憶塊的實施示例的電路圖。圖4A係繪示包括以二維(2D)方式佈置的記憶體單元的儲存記憶塊BLKa的電路圖，圖4B係繪示包括以三維(3D)方式佈置的記憶體單元的儲存記憶塊BLKb的電路圖。如圖3所示，記憶體單元陣列110可以包括多個儲存記憶塊BLK1至BLKi，並且儲存記憶塊BLK1至BLKi中的每一個可以利用圖4A或圖4B中所示的電路來實施。然而，儲存記憶塊的配置不限於此。

參照圖4A，儲存記憶塊BLKa可以具有2D水平結構。儲存記憶塊BLKa可以包括佈置成在第一方向間隔開的多個位元線BL1至BLm以及佈置成在第二方向間隔開的多個字元線WL1至WLn。此處，第一方向可以是X軸方向，第二方向可以是Y軸方向。然而，佈置不限於此，第一方向可以是Y軸方向，第二方向可以是X軸方向。

儲存記憶塊BLKa可以包括聯接至多個位元線BL1至BLm的多個單元串CS。單元串CS可以具有彼此相同的電路配置。為清楚起見，將基於一個單元串CS來描述儲存記憶塊BLKa。

單元串CS可以包括聯接在位元線BL1和公共源極線CSL之間的多個記憶體單元MC1至MCn和選擇電晶體DST和SST。例如，單元串CS可以包括聯接至汲極選擇線DSL的汲極選擇電晶體DST、聯接至多個字元線WL1到WLn的多個記憶體單元MC1至MCn，以及聯接至源極選擇線SSL的源極選擇電晶體SST。

如圖4A所示，聯接至相同字元線的多個記憶體單元可以稱為頁面PG單元。可以對聯接至相同字元線的多個記憶體單元同時執行寫入操作或讀取操作，但是本發明不限於該操作配置。

參照圖4B，儲存記憶塊BLKb可以具有3D垂直結構。

儲存記憶塊BLKb可以包括在第一方向上佈置並間隔開的多個位元線BL1至BLm，聯接至多個位元線BL1至BLm、在第二方向上佈置並間隔開的多個單元串CS11至CS1k~CSm1至CSmk，以及在第三方向上佈置並間隔開的多個字元線WL1至WLn。此處，第一方向可以是X軸方向，第二方向可以是Y軸方向，協力廠商向可以是Z軸方向；然而，該佈置不限於此。

K個單元串可以聯接至m個位元線中的每一個，因此，在儲存記憶塊BLKb中可以佈置(m×k)個單元串。此處，n、m和k中的每一個是1或更大的整數。

多個單元串CS11至CS1k~CSm1至CSmk中的每一個可以包括至少一個源極選擇電晶體SST、第一至第n記憶體單元MC1至MCn以及至少一個汲極選擇電晶體DST。每個單元串中的源極選擇電晶體SST可以聯接在公共源極線CSL和記憶體單元MC1至MCn之間。

在X軸方向上佈置在相同線上的單元串的源極選擇電晶體SST可以聯接至相同的源極選擇線。例如，聯接至位元線BL1至BLm的多個第一單元串CS11至CSm1的源極選擇電晶體SST可以聯接至第一源極選擇線SSL1。類似地，聯接至位元線BL1至BLm的多個第二至第k單元串CS12至CSm2~CS1k至CSmk中的源極選擇電晶體SST可以聯接至第二至第k源極選擇線SSL2至SSLk。

在X軸方向上佈置在相同線上的單元串的汲極選擇電晶體DST可以聯接至相同的汲極選擇線。例如，聯接至位元線BL1至BLm的多個第一單元串CS11至CSm1的汲極選擇電晶體DST可以聯接至第一汲極選擇線DSL1。類似地，聯接至位元線BL1至BLm的多個第二至第k單元串CS12至CSm2~CS1k至CSmk中的汲極選擇電晶體DST可以聯接至第二至第k汲極選擇線DSL2至DSLk。

多個單元串CS11至CS1k~CSm1至CSmk中的每一個中的第一至第n記憶體單元MC1至MCn可以串聯聯接在源極選擇電晶體SST和汲極選擇電晶體DST之間。

多個單元串CS11至CS1k~CSm1至CSmk中的每一個中的第一至第n記憶體單元MC1至MCn可以聯接至第一至第n字元線WL1至WLn。聯接至在X軸方向上佈置在相同線上的單元串並且聯接至相同字元線的記憶體單元可以稱為頁面單元。

例如，如4B所示，聯接至在X軸方向上佈置在相同線上的第一單元串CS11至CSm1並且聯接至第一字元線WL1的第一記憶體單元MC1可以稱為第1-1頁面PG11。類似地，聯接至在X軸方向上佈置在相同線上的第二至第k單元串CS12至CSm2~CS1k至CSmk，並且聯接至第一字元線WL1的第一記憶體單元MC1可以稱為第1-2頁面PG12至第1-k頁面PG1k。例如，在圖4B所示的3D垂直結構中，多個頁面可以聯接至一個字元線，但是本發明不限於此。

K個頁面可以聯接至字元線WL1至WLn中的每一個，因此在儲存記憶塊BLKb中可以佈置(n×k)個頁面。可以根據聯接至位元線BL1至BLm中的每一個的單元串的數量來改變字元線WL1至WLn中的每一個中的頁面的數量。

通過示例的方式，下面描述對具有圖4B中示出的3D垂直結構的儲存記憶塊的寫入操作。

圖5係繪示對具有3D垂直結構的儲存記憶塊BLKo的寫入操作的示意圖。通過示例的方式，並且在此處描述的上下文中，儲存記憶塊BLKo包括四個字元線WL1至WL4，並且頁面PG1至PG4聯接至字元線WL1至WL4。

參照圖5，對儲存記憶塊BLKo的寫入操作可以從第一字元線WL1的第一頁面PG1開始，並且可以在第四字元線WL4的第四頁面PG4終止。

例如，可以按照以下順序來執行對儲存記憶塊BLKo的寫入操作：對第一字元線WL1的第一頁面PG1的第一寫入操作→對第二字元線WL2的第二頁面PG2的第一寫入操作→對第一字元線WL1的第一頁面PG1的第二寫入操作→對第三字元線WL3的第三頁面PG3的第一寫入操作→對第二字元線WL2的第二頁面PG2的第二寫入操作→對第四字元線WL4的第四頁面PG4的第一寫入操作→對第三字元線WL3的第三頁面PG3的第二寫入操作→對第四字元線WL4的第四頁面PG4的第二寫入操作。因此，可以將資料正常地寫入到第一字元線WL1至第四字元線WL4的第一頁面PG1至第四頁面PG4中。

此處，對第一字元線WL1至第四字元線WL4執行的第一寫入操作可以稱為模糊寫入操作，而對第一字元線WL1至第四字元線WL4執行的第二寫入操作可以稱為精細寫入操作。通過對任意字元線的第一寫入操作而待儲存的資料和通過對任意字元線的第二寫入操作而待儲存的資料可以相同，但是本發明不限於此。下面將描述在字元線WL1至WL4的頁面中的每一個中寫入相同資料兩次的原因。

隨著非揮發性記憶體裝置100的容量增加，待儲存在一個記憶體單元中的資料的大小可能也成比例地增加。近年來，將四位元資料儲存在一個記憶體單元中的四層單元(QLC)的使用已經增加。利用圖2的記憶體單元陣列110的高度整合，訊號線(例如，字元線和位元線)之間的空間減小。因此，在與正在執行寫入操作的另一字元線相鄰的字元線，例如完成寫入操作的先前字元線中可能產生干擾。作為干擾的結果，可能損壞儲存在先前字元線中的資料。此處，所儲存資料的損壞可表示聯接至先前字元線的記憶體單元的閾值電壓分佈產生變形。

為了解決上述問題，在各個實施例中，通過QLC的寫入操作可以包括循序執行的第一QLC寫入操作(例如，模糊寫入操作)、另一第一QLC寫入操作和第二QLC寫入操作(例如，精細寫入操作)。首先，通過第一QLC寫入操作(例如，模糊寫入操作)，第一資料可以被儲存在與多個字元線之中的第一字元線聯接的第一記憶體單元中。其次，通過另一第一QLC 寫入操作(例如，模糊寫入操作)，第二資料可以被儲存在與第一字元線相鄰的下一字元線(例如，第二字元線)聯接的第二記憶體單元中。第三，通過第二QLC寫入操作(例如，精細寫入操作)，第一資料可以被儲存與第一字元線聯接的第一記憶體單元中。

當已經執行了第一QLC寫入操作時，如圖7C所示，記憶體單元的閾值電壓分佈可能不會彼此清楚地分開。例如，可能產生閾值電壓分佈之間的重疊部分。當已經執行了第二QLC寫入操作時，如圖8B所示，記憶體單元的閾值電壓分佈可以彼此清楚地分開。閾值電壓分佈可彼此完全地分離，而沒有重疊部分。

因此，由於聯接至先前字元線的記憶體單元的閾值電壓分佈受到對下一字元線執行的寫入操作引起的干擾而變形，因此可以對先前字元線執行第一QLC寫入操作，使得記憶體單元的閾值電壓分佈接近期望的閾值電壓分佈。隨後，當對下一字元線的第一QLC寫入操作完成時，可對先前字元線執行第二QLC寫入操作，使得聯接至先前字元線的記憶體單元的閾值電壓分佈可以變成期望的閾值電壓分佈。

圖6係繪示根據實施例的儲存記憶塊BLKo的配置的示意圖。

參照圖6，儲存記憶塊BLKo可以被劃分為多個區域。例如，儲存記憶塊BLKo可以被劃分為包括用於儲存1位元資料的記憶體單元的單層單元(SLC)區域SLC REGION和包括用於儲存4位元資料的記憶體單元的四層單元(QLC)區域QLC REGION。SLC區域SLC REGION和QLC區域QLC REGION可以在邏輯上彼此分離，但是本發明不限於此。

儲存記憶塊BLKo中的SLC區域SLC REGION的大小可以變化。例如，如果需要，可以增大或減小SLC區域SLC REGION的大小。當SLC區域SLC REGION的大小增大時，QLC區域QLC REGION可以減小相同的量。當 SLC區域SLC REGION的大小減小時，QLC區域QLC REGION可以增大相同的量。

SLC區域SLC REGION和QLC區域QLC REGION中的每一個可以包括多個頁面。可以一個頁面單元來執行對SLC區域SLC REGION的寫入操作或讀取操作。可以多個頁面單元來執行對QLC區域QLC REGION的寫入操作或讀取操作。此處，頁面單元可以指的是邏輯頁面單元。

在實施例中，對儲存記憶塊BLKo的寫入操作可以包括將資料寫入到SLC區域SLC REGION中的SLC寫入操作和將資料寫入到QLC區域QLC REGION中的QLC寫入操作。QLC寫入操作可以包括上述的第一QLC寫入操作和第二QLC寫入操作。

圖7A是說明根據實施例的對儲存記憶塊BLKo的SLC寫入操作和第一QLC寫入操作的示意圖，圖7B係繪示完成SLC寫入操作的狀態的示意圖，並且圖7C係繪示完成第一QLC寫入操作的狀態的示意圖。可以由如圖1和圖2所示的控制器200的處理器220對非揮發性記憶體裝置100執行圖7A至圖7C的寫入操作。

參照圖7A，處理器220可以將來自主機的、與寫入請求一起接收的寫入資料順序地傳送至非揮發性記憶體裝置100。處理器220可以基於從主機接收的寫入請求而產生多個寫入命令，並且將多個寫入命令順序地傳送至非揮發性記憶體裝置100。

例如，處理器220可以將從主機接收的寫入資料DATA1L、DATA1LC、DATA1HC和DATA1M順序地傳送至非揮發性記憶體裝置100(

~

)。雖然未在圖7A中具體示出，但是處理器220可以將寫入資料DATA1L至DATA1M以及與該寫入資料DATA1L至DATA1M對應的寫入資料儲存命令一起傳送至非揮發性記憶體裝置100。非揮發性記憶體裝置100可以基於與寫入資料DATA1L至DATA1M對應的寫入資料儲存命令，將從處理器220順序地接收的寫入資料DATA1L至DATA1M儲存在頁面緩衝器150的相應資料緩衝器中。

如圖7A所示，非揮發性記憶體裝置100的頁面緩衝器150可以包括輸入/輸出(I/O)緩衝器151和157、資料緩衝器152至155，以及預備資料緩衝器156。雖然圖7A示出非揮發性記憶體裝置100的頁面緩衝器150包括四個資料緩衝器和一個預備資料緩衝器，但是包括在頁面緩衝器150中的資料緩衝器和預備資料緩衝器的數量不限於此。

可以將從處理器220順序地傳送的寫入資料DATA1L至DATA1M(例如，第1-1寫入資料DATA1L至第1-4寫入資料DATA1M)順序地輸入至非揮發性記憶體裝置100的頁面緩衝器150的第一I/O緩衝器157。非揮發性記憶體裝置100可以將順序地輸入至第一I/O緩衝器157的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M儲存在相應資料緩衝器152至155中(

'~

')。第1-1寫入資料DATA1L至第1-4寫入資料DATA1M可以被寫入在與儲存記憶塊BLKo的QLC區域的一個字元線聯接的一個頁面中。通過示例的方式，圖7A的程序是對與QLC區域的第一字元線聯接的一個頁面的寫入程序。

處理器220可以基於從主機接收的寫入請求而產生SLC寫入命令SWCMD1L、SWCMD1LC、SWCMD1HC和SWCMD1M，並且將產生的四個SLC寫入命令SWCMD1L至SWCMD1M順序地傳送至非揮發性記憶體裝置100(

~

)。處理器220可以將SLC寫入命令SWCMD1L至SWCMD1M以及與該SLC寫入命令SWCMD1L至SWCMD1M對應的位址資訊一起傳送至非揮發性記憶體裝置100。位址資訊可以指示非揮發性記憶體裝置100的SLC區域中的、待儲存第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的物理空間。與SLC寫入命令SWCMD1L至SWCMD1M對應的位址資訊可以指示彼此不同的物理空間。在另一實施例中，當第1-1寫入資料DATA1L至第1-4寫入資料DATA1M被傳送至非揮發性記憶體裝置100時，可以同時傳送位址資訊。

例如，處理器220可以將第一SLC寫入命令SWCMD1L和與其對應的位址資訊傳送至非揮發性記憶體裝置100(

)；將第二SLC寫入命令SWCMD1LC和與其對應的位址資訊傳送至非揮發性記憶體裝置100(

)；將第三SLC寫入命令SWCMD1HC和與其對應的位址資訊傳送至非揮發性記憶體裝置100(

)；並且將第四SLC寫入命令SWCMD1M和與其對應的位址資訊傳送至非揮發性記憶體裝置100(

)。

非揮發性記憶體裝置100的控制邏輯電路170可以控制非揮發性記憶體裝置100順序地執行與從處理器220接收的SLC寫入命令SWCMD1L至SWCMD1M對應的SLC寫入操作。

例如，控制邏輯電路170可以基於從處理器220接收的第一SLC寫入命令SWCMD1L和位址資訊，通過第二I/O緩衝器151將儲存在第一資料緩衝器152中的第1-1寫入資料DATA1L寫入在儲存記憶塊BLKo的SLC區域的相應物理空間中(

')。類似地，控制邏輯電路170可以基於從處理器220接收的第二至第四SLC寫入命令SWCMD1LC至SWCMD1M和位址資訊，通過第二I/O緩衝器151將儲存在第二至第四資料緩衝器153至155中的第1-2至第1-4寫入資料DATA1LC至DATA1M寫入在儲存記憶塊BLKo的SLC區域的相應物理空間中(

'~

')。為清楚起見，SLC區域的、被寫入第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的頁面可被稱為“第一SLC頁面”。即使在將儲存在第一至第四資料緩衝器152至155中的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M儲存在SLC區域中之後，儲存在第一至第四資料緩衝器152至155中的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M也可以不被從第一至第四資料緩衝器152至155中刪除，並且可以保留在第一至第四資料緩衝器152至155中。

隨後，處理器220可以產生第一QLC寫入命令QW1CMD1L、QW1CMD1LC、QW1CMD1HC和QW1CMD1M，並且將產生的第一QLC寫入命令QW1CMD1L至QW1CMD1M順序地傳送至非揮發性記憶體裝置100(

~

)。處理器220可以將第一QLC寫入命令QW1CMD1L至QW1CMD1M以及與該第一QLC寫入命令QW1CMD1L至QW1CMD1M對應的位址資訊的傳送至非揮發性記憶體裝置100。位址資訊可以指示非揮發性記憶體裝置100的QLC區域中的、待儲存第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的物理空間。與第一QLC寫入命令QW1CMD1L至QW1CMD1M對應的位址資訊可以指示彼此相同的物理空間。

非揮發性記憶體裝置100的控制邏輯電路170可以控制非揮發性記憶體裝置100順序地執行與從處理器220接收的第一QLC寫入命令QW1CMD1L至QW1CMD1M對應的第一QLC寫入操作。

例如，控制邏輯電路170可以基於第1-1 QLC寫入命令QW1CMD1L和位址資訊來控制非揮發性記憶體裝置100，以將儲存在第一資料緩衝器152中的第1-1寫入資料DATA1L輸出至第二I/O緩衝器151(

')，並且將輸入至第二I/O緩衝器151的第1-1寫入資料DATA1L寫入在儲存記憶塊BLKo的QLC區域的相應物理空間中(

")。類似地，控制邏輯電路170可以基於第1-2至第1-4 QLC寫入命令QW1CMD1LC至QW1CMD1M以及位址資訊來控制非揮發性記憶體裝置100，以將儲存在第二至第四資料緩衝器153至155中的第1-2至第1-4寫入資料DATA1LC至DATA1M輸出至第二I/O緩衝器151(

'~

')，並且將輸入至第二I/O緩衝器151的第1-2至第1-4寫入資料DATA1LC至DATA1M順序地寫入在儲存記憶塊BLKo的QLC區域的相應物理空間中(

"~

")。為清楚起見，QLC區域中的儲存第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的頁面可以被稱為“第一QLC頁面”。

當對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的第一QLC寫入操作完成時，控制邏輯電路170可以控制頁面緩衝器150將第1-1寫入資料DATA1L至第1-4寫入資料DATA1M從第一至第四資料緩衝器152至155刪除。

第1-1寫入資料DATA1L至第1-4寫入資料DATA1M可以被寫入在儲存記憶塊BLKo的SLC區域中的、彼此隔開的單獨物理空間中，例如，聯接至彼此不同的字元線的頁面中。可以如圖7B中所示的形成包括在完成對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的SLC寫入操作的第一SLC頁面中的記憶體單元的閾值電壓分佈。

第1-1寫入資料DATA1L至第1-4寫入資料DATA1M可以被寫入在儲存記憶塊BLKo的QLC區域中的一個物理空間中，例如，聯接至一個字元線的一個物理頁面中。QLC區域中的一個物理頁面可以包括四個邏輯頁面。可以如圖7C中所示的形成包括在完成對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的第一QLC寫入操作的第一QLC頁面中的記憶體單元的閾值電壓分佈。

圖8A係繪示根據實施例的對儲存記憶塊BLKo的第二QLC寫入操作的示意圖。圖8B係繪示完成第二QLC寫入操作的狀態的示意圖。通過示例的方式，圖8A示出完成對第一SLC頁面的下一個，即第二SLC頁面的SLC寫入操作以及對第一QLC頁面的下一個，即第二QLC頁面的第一QLC寫入操作的狀態。雖然未在圖8A中具體示出，但是可以通過與圖7A所示的方法相同的方法來執行對第二SLC頁面的SLC寫入操作和對第二QLC頁面的第一QLC寫入操作。可以由如圖1和圖2所示的控制器200的處理器220對非揮發性記憶體裝置100執行圖8A和圖8B的寫入操作。

參照圖8A，處理器220可以將第1-1寫入資料DATA1L至第1-4寫入資料DATA1M順序地傳送至非揮發性記憶體裝置100(

~

)。雖然未在圖8A中具體示出，但是處理器220可以將寫入資料DATA1L至DATA1M以及與該寫入資料DATA1L至DATA1M對應的寫入資料儲存命令一起傳送至非揮發性記憶體裝置100。非揮發性記憶體裝置100可以基於從處理器220接收的寫入資料儲存命令來將第1-1寫入資料DATA1L至第1-4寫入資料DATA1M儲存在頁面緩衝器150的相應第一至第四資料緩衝器152至155中(

'~

')。

隨後，處理器220可以產生第二QLC寫入命令QW2CMD1L至QW2CMD1M，並且將產生的第二QLC寫入命令QW2CMD1L至QW2CMD1M順序地傳送至非揮發性記憶體裝置100(

~

)。處理器220可以將第二QLC寫入命令QW2CMD1L至QW2CMD1M以及與該第二QLC寫入命令QW2CMD1L至QW2CMD1M對應的位址資訊一起傳送至非揮發性記憶體裝置100。位址資訊可以指示非揮發性記憶體裝置100的QLC區域中的、待儲存第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的物理空間，例如，第一QLC頁面的位置。

非揮發性記憶體裝置100的控制邏輯電路170可以控制非揮發性記憶體裝置100順序地執行與從處理器220接收的第二QLC寫入命令QW2CMD1L至QW2CMD1M對應的第二QLC寫入操作。

例如，控制邏輯電路170可以基於第2-1 QLC寫入命令QW2CMD1L來控制非揮發性記憶體裝置100，以將儲存在第一資料緩衝器152中的第1-1寫入資料DATA1L輸出至第二I/O緩衝器151(

')並且將輸入至第二I/O緩衝器151的第1-1寫入資料DATA1L寫入在儲存記憶塊BLKo的QLC區域的相應頁面(例如，第一QLC頁面)中(

")。類似地，控制邏輯電路170可以基於第2-2至第2-4 QLC寫入命令QW2CMD1LC至QW2CMD1M來控制非揮發性記憶體裝置100，以將儲存在第二至第四資料緩衝器153至155中的第1-2至第1-4寫入資料DATA1LC至DATA1M輸出至第二I/O緩衝器151(

'~

')並且將輸入至第二I/O緩衝器151中的第1-2至第1-4寫入資料DATA1LC至DATA1M順序地寫入在儲存記憶塊BLKo的QLC區域中的第一QLC頁面中(

"~

")。可以如圖8B中所示的形成包括在完成對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的第二QLC寫入操作的第一QLC頁面中的記憶體單元的閾值電壓分佈。

在實施例中，可以執行將第一資料儲存在儲存記憶塊BLKo的SLC區域中的SLC寫入操作，然後可以執行將第一資料儲存在QLC區域中的第一QLC寫入操作。注意的是，在SLC寫入操作完成之後，儲存在頁面緩衝器150的資料緩衝器152至155中的第一資料可以不被刪除，並且可以在第一QLC寫入操作中使用。因此，由於不必需針對第一QLC寫入操作重複地輸入相同的資料，所以可以通過增加寫入操作的速率來提高寫入操作的性能。

圖9A係繪示根據實施例的SLC寫入操作和第一QLC寫入操作的示意圖。圖9B係繪示根據實施例的第二QLC寫入操作的示意圖。可以由如圖1和圖2所示的控制器200的處理器220對非揮發性記憶體裝置100執行圖9A和圖9B的寫入操作。

已經在圖7A和圖8A中示例性地描述了針對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M，用於SLC寫入操作的命令的數量、用於第一QLC寫入操作的命令的數量以及用於第二QLC寫入的命令的數量與資料的數量相同。將參照圖9A和圖9B描述通過一個命令對第1-1寫入資料DATA1L 至第1-4寫入資料DATA1M執行SLC寫入操作和第一QLC寫入操作，並且通過另一命令執行第二QLC寫入操作的示例。

參照圖9A，處理器220可以將從主機接收的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M順序地傳送至非揮發性記憶體裝置100(

~

)。非揮發性記憶體裝置100可以將從處理器220順序接收的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M儲存在頁面緩衝器150中的相應第一至第四資料緩衝器152至155中(

'~

')。

處理器220可以產生複合寫入命令SQ1WCMD，以對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行SLC寫入操作和第一QLC寫入操作，並且將產生的複合寫入命令SQ1WCMD傳送至非揮發性記憶體裝置100(

)。如上所述，複合寫入命令SQ1WCMD可以用於控制非揮發性記憶體裝置100的操作，以對儲存在頁面緩衝器150的第一至第四資料緩衝器152至155中的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M順序地執行SLC寫入操作和第一QLC寫入操作。

例如，複合寫入命令SQ1WCMD可以包括用於指示非揮發性記憶體裝置100對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行SLC寫入操作的控制訊號和指示SLC區域中的、用於第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的儲存位置的位址資訊(例如，第一SLC頁面的位址資訊)。複合寫入命令SQ1WCMD可以包括用於指示非揮發性記憶體裝置100對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行第一QLC寫入操作的控制訊號和指示QLC區域中的、用於第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的儲存位置的位址資訊(例如，第一QLC頁面的位址資訊)。

非揮發性記憶體裝置100可以基於從處理器220接收的複合寫入命令SQ1WCMD，通過順序地對儲存在第一至第四資料緩衝器152至155中的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行SLC寫入操作，來將第1-1寫入資料DATA1L至第1-4寫入資料DATA1M儲存在第一SLC頁面中(

~

)，並且當SLC寫入操作完成時，通過順序地對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行第一QLC寫入操作來將第1-1寫入資料至第1-4寫入資料儲存在第一QLC頁面中(

~

)。

參照圖9B，當對第一SLC頁面的下一個，即第二SLC頁面的SLC寫入操作和第一QLC頁面的下一個，即第二QLC頁面的第一QLC寫入操作完成時，處理器220可以將第1-1寫入資料DATA1L至第1-4寫入資料DATA1M再次順序地傳送至非揮發性記憶體裝置100(

~

)，並且非揮發性記憶體裝置100可以將從處理器220接收的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M儲存在相應的第一至第四資料緩衝器152至155中(

'~

')。

處理器220可以產生一個第二QLC寫入命令Q2WCMD，以用於對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行第二QLC寫入操作，並且將產生的第二QLC寫入命令Q2WCMD傳送至非揮發性記憶體裝置100(

)。第二QLC寫入命令Q2WCMD可以用於控制非揮發性記憶體裝置100的操作以對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M順序地執行第二QLC寫入操作。

例如，第二QLC寫入命令Q2WCMD可以包括用於指示非揮發性記憶體裝置100對第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行第二QLC寫入操作的控制訊號和指示QLC區域中的、用於第1-1寫入資料DATA1L至第1-4寫入資料DATA1M的儲存位置的位址資訊(例如，第一QLC頁面的位址資訊)。

非揮發性記憶體裝置100可以基於從處理器220接收的第二QLC寫入命令Q2WCMD，通過順序地對儲存在第一至第四資料緩衝器152至155中的第1-1寫入資料DATA1L至第1-4寫入資料DATA1M執行第二QLC寫入操作來將第1-1寫入資料DATA1L至第1-4寫入資料DATA1M儲存至第一QLC頁面中(

~

)。

根據實施例，如圖9A和圖9B所示，可以減少從處理器220傳送至非揮發性記憶體裝置100的寫入命令的數量，因此可以進一步提高寫入操作的速度。

圖10係繪示根據實施例的資料儲存裝置的操作方法的流程圖。將參照圖10以及示出用於實施該方法的部件的其它圖式一起描述圖10的操作方法。

參照圖10，在操作S910中，非揮發性記憶體裝置100的控制邏輯電路170可以控制非揮發性記憶體裝置100以將從控制器200順序接收的寫入資料儲存在頁面緩衝器150的相應資料緩衝器152至155中。

然後，在操作S920中，基於從控制器200接收的多個SLC寫入命令，控制邏輯電路170可以控制非揮發性記憶體裝置100以執行將儲存在資料緩衝器152至155中的寫入資料順序地寫入在儲存記憶塊BLKo的SLC區域的相應頁面(例如，第一SLC頁面)中的SLC寫入操作。控制邏輯電路170可以控制頁面緩衝器150，使得即使完成對儲存在資料緩衝器152至155中的寫入資料的所有SLC寫入操作之後，儲存在資料緩衝器152至155中的資料也不會被刪除並且保留在資料緩衝器152至155中。

控制器200的處理器220可以將從主機接收的寫入資料和寫入資料儲存命令傳送至非揮發性記憶體裝置100，然後將基於從主機接收的寫入請求而產生的多個SLC寫入命令傳送至非揮發性記憶體裝置100，但其不限於此。

在操作S930中，處理器220可以確定是否完成了對儲存在資料緩衝器152至155中的寫入資料的所有SLC寫入操作。例如，當在操作S920中完成了對傳送至非揮發性記憶體裝置100的多個SLC寫入命令的所有處理時，處理器220可以確定SLC寫入操作完成。當在操作S920中未完成對多個SLC寫入命令的所有處理時，處理器220可以確定SLC寫入操作未完成。可以基於從非揮發性記憶體裝置100提供的SLC寫入命令的狀態資訊來執行確定是否完成了對SLC寫入命令的處理。當確定所有SLC寫入操作都完成(S930，是)時，處理器220可以進行至操作S940。當確定並非所有SLC寫入操作都完成(S930，否)時，處理器220可以返回到步驟S920並且重複步驟S920直到SLC寫入操作完成。

在操作S940中，處理器220可以產生對聯接至儲存記憶塊BLKo的第n字元線的一個或多個頁面的多個第一QLC寫入命令，並且將多個第一QLC寫入命令順序地傳送至非揮發性記憶體裝置100。

基於從處理器220接收的第一QLC寫入命令，非揮發性記憶體裝置100的控制邏輯電路170可以控制非揮發性記憶體裝置100以執行將儲存在頁面緩衝器150的資料緩衝器152至155中的寫入資料順序地寫入在儲存記憶塊BLKo的QLC區域的相應頁面(例如，第一QLC頁面)中的第一QLC寫入操作。當對儲存在資料緩衝器152至155中的寫入資料的第一QLC寫入操作完成時，控制邏輯電路170可以控制頁面緩衝器150刪除儲存在資料緩衝器152至155中的所有寫入資料。

在操作S950中，處理器220可以產生針對聯接至儲存記憶塊BLKo的第(n-1)字元線的一個或多個頁面的多個第二QLC寫入命令，並且將多個第二QLC寫入命令和與該多個第二QLC寫入命令對應的多個資料片段順序地傳送至非揮發性記憶體裝置100。當不存在第(n-1)字元線時，可以省略操作S940。例如，當第n字元線是儲存記憶塊BLKo的第一字元線時，可以省略操作S950。

在操作S950中，在將多個第二QLC寫入命令傳送至非揮發性記憶體裝置100之前，處理器220可以優先地將與多個第二QLC寫入命令相對應的寫入資料傳送至非揮發性記憶體裝置100。非揮發性記憶體裝置100可以將從處理器220接收的寫入資料儲存在相應的資料緩衝器152至155中。

基於從控制器200接收的多個第二QLC寫入命令，非揮發性記憶體裝置100的控制邏輯電路170可以控制非揮發性記憶體裝置100以執行將儲存在資料緩衝器152至155中的寫入資料寫入在儲存記憶塊BLKo的QLC區域的相應頁面中的第二QLC寫入操作。

在操作S960中，處理器220可以確定第n字元線是否是儲存記憶塊BLKo的最後字元線。當確定第n字元線不是最後字元線(S960，否)時，處理器220可以進行至操作S970。

在操作S970中，處理器220可以將待儲存在與儲存記憶塊BLKo的第n字元線的下一字元線(例如，第(n+1)字元線)聯接的一個或多個頁面中的寫入資料傳送至非揮發性記憶體裝置100。然後，處理器220可以產生多個SLC寫入命令以用於對寫入資料執行SLC寫入操作並且將多個SLC寫入命令傳送至非揮發性記憶體裝置100。隨後，處理器220可以進行至操作S910。可以重複地執行操作S910至S970，直到第n字元線是儲存記憶塊BLKo的最後字元線。

在操作S960中，當確定第n字元線是最後字元線(S960，是)時，處理器220可以進行至操作S980。

在操作S980中，處理器220可以產生針對聯接至儲存記憶塊BLKo的第n字元線的一個或多個頁面的多個第二QLC寫入命令，並且將多個第二QLC寫入命令順序地傳送至非揮發性記憶體裝置100。在將多個第二QLC寫入命令傳送至非揮發性記憶體裝置100之前，處理器220可以優先地將待儲存在與第n字元線聯接的頁面中的寫入資料傳送至非揮發性記憶體裝置100，並且非揮發性記憶體裝置100可以將從處理器220接收的寫入資料儲存在相應的資料緩衝器152至155中。

基於從控制器200順序地接收的多個第二QLC寫入命令，非揮發性記憶體裝置100的控制邏輯電路170可以控制非揮發性記憶體裝置100來執行將儲存在資料緩衝器152至155中的寫入資料順序地寫入在儲存記憶塊BLKo的QLC區域的相應頁面中的第二QLC寫入操作。

圖11係繪示根據實施例的資料儲存裝置的操作方法的流程圖。將參照圖1至圖9B中的任意一個來描述圖11的操作方法。

參照圖11，在操作S1010中，基於從主機接收的、針對聯接至第n字元線的一個或多個頁面的寫入請求，控制器200的處理器220可以產生用於將寫入資料儲存在相應頁面中的一個或多個寫入命令。然後，處理器220可以將產生的寫入命令順序地傳送至非揮發性記憶體裝置100。

此處，一個或多個寫入命令可以包括如圖7A、圖8A、圖9A和圖9B中以及說明書中的相應部分中描述的全部的用於將寫入資料儲存在非揮發性記憶體裝置100的頁面緩衝器150的資料緩衝器152至155中的寫入資料儲存命令、用於將儲存在資料緩衝器中的寫入資料儲存在SLC頁面中的SLC寫入命令、用於將儲存在資料緩衝器中的寫入資料儲存在QLC頁面中的第一QLC寫入命令和第二QLC寫入命令、用於SLC寫入操作和第一QLC寫入操作的複合寫入命令等。

在操作S1020中，處理器220可以確認從主機接收的請求之中是否存在具有比寫入請求更高優先順序的第一請求。例如，處理器220可以通過掃描順序地排隊從主機接收的請求的請求佇列(未示出)來確認是否存在第一請求，但不限於此。處理器220可以在順序地傳送寫入命令的同時連續地監控在請求佇列中排隊的請求。

在操作S1030中，處理器220可以確定是否存在第一請求。當確定不存在第一請求(S1030，否)時，處理器220可以進行至操作S1010。當確定存在第一請求(S1030，是)時，處理器220可以進行至操作S1040。

在操作S1040中，處理器220可以基於第一請求產生第一命令，並且將產生的第一命令傳送至非揮發性記憶體裝置100。當在非揮發性記憶體裝置100中正在執行針對先前傳送的寫入命令的操作時，處理器220可以將用於中斷針對相應寫入命令的操作的掛起命令傳送至非揮發性記憶體裝置100，然後將第一命令傳送至非揮發性記憶體裝置100。

在操作S1050中，處理器220可以確定第一命令的處理是否完成。當從非揮發性記憶體裝置100接收到包括第一命令的處理完成資訊的狀態資訊時，處理器220可以確定第一命令的處理完成。當確定第一命令的處理完成(S1050，是)時，處理器220可以進行至操作S1060。

在操作S1060中，處理器220可以確定在操作S1010中的、與從主機接收的寫入請求對應的寫入操作是否完成。當從非揮發性記憶體裝置100接收到包括針對相應寫入操作的最後寫入命令的處理完成資訊的狀態資訊時，處理器220可以確定寫入操作完成。當確定寫入操作未完成(S1060，否)時，處理器220可以進行至操作S1020。當確定寫入操作完成(S1060，是)時，程序終止。

圖12A係繪示根據實施例的在資料傳送期間優先處理具有高優先順序的命令的程序的示意圖。通過示例的方式，並且在此處描述的上下文中，在傳送兩個寫入資料DATA1L和DATA1LC之後傳送具有高優先順序的第一命令並且第一命令是讀取命令。

參照圖12A，處理器220可以將第1-1寫入資料DATA1L和第1-2寫入資料DATA1LC以及與第1-1寫入資料DATA1L和第1-2寫入資料DATA1LC對應的寫入資料儲存命令順序地傳送至非揮發性記憶體裝置100(

和

)。非揮發性記憶體裝置100可以基於寫入資料儲存命令，將所接收的第1-1寫入資料DATA1L和第1-2寫入資料DATA1LC順序地儲存在相應的第一和第二資料緩衝器152和153中(

'和

')。

處理器220可以將用於讀取預先儲存在儲存記憶塊BLKo的QLC區域中的資料的讀取命令RCMD1傳送至非揮發性記憶體裝置100(

)。非揮發性記憶體裝置100的控制邏輯電路170可以基於所接收的讀取命令RCMD1來從QLC區域的相應位置讀出資料DATA1。然後，控制邏輯電路170可以將讀取資料DATA1儲存在頁面緩衝器150的第二I/O緩衝器151中(

)，並且將資料DATA1從第二I/O緩衝器151移動到預備資料緩衝器156(

')。隨後，控制邏輯電路170可以通過第一I/O緩衝器157將儲存在預備資料緩衝器156中的資料DATA1傳送至控制器200(

")。

圖12B係繪示根據實施例的在單層單元(SLC)寫入操作期間優先處理具有高優先順序的命令的程序的示意圖。通過示例的方式，並且在此處描述的上下文中，在傳送兩個SLC寫入命令SWCMD1L和SWCMD1LC之後傳送具有高優先順序的第一命令。

參照圖12B，處理器220可以將針對第1-1寫入資料的SLC寫入命令SWCMD1L和針對第1-2寫入資料的SLC寫入命令SWCMD1LC順序地傳送至非揮發性記憶體裝置100(

和

)。非揮發性記憶體裝置100可以基於所接收的SLC寫入命令SWCMD1L和SWCMD1LC來將儲存在第一和第二資料緩衝器152和153中的第1-1寫入資料DATA1L和第1-2寫入資料DATA1LC順序地儲存在SLC區域的相應位置中(

'和

')。

處理器220可以將用於讀出預先儲存在儲存記憶塊BLKo的QLC區域中的資料的讀取命令RCMD1傳送至非揮發性記憶體裝置100(

)。非揮發性記憶體裝置100的控制邏輯電路170可以基於所接收的命令RCMD1來從QLC區域的相應位置讀出資料DATA1。然後，控制邏輯電路170可以將讀取資料DATA1儲存在頁面緩衝器150的第二I/O緩衝器151中(

")。

圖12C係繪示根據實施例的在四層單元(QLC)寫入操作期間優先處理具有高優先順序的命令的程序的示意圖。通過示例的方式，並且在此處描述的上下文中，在傳送兩個第一QLC寫入命令QW1CMD1L和QW1CMD1LC之後傳送具有高優先順序的第一命令。

參照圖12C，處理器220可以將針對第1-1寫入資料的第一QLC寫入命令QW1CMD1L和針對第1-2寫入資料的第一QLC寫入命令QW1CMD1LC順序地傳送至非揮發性記憶體裝置100(

和

)。非揮發性記憶體裝置100可以基於所接收的第一QLC寫入命令QW1CMD1L和QW1CMD1LC，將儲存在第一和第二資料緩衝器152和153中的第1-1寫入資料DATA1L和第1-2寫入資料DATA1LC順序地儲存在QLC區域的相應位置中(

'和

')。

")。

如上所述，當產生在根據寫入請求而執行將寫入資料儲存在記憶體中的寫入操作期間必須處理具有高優先順序的命令的事件時，可以使用空的預備資料緩衝器來優選處理高優先順序命令，因此可以提高資料儲存裝置10的性能。

處理器220可以控制非揮發性記憶體裝置100優先處理第一請求，直到在請求佇列中排隊的請求之中不存在具有比寫入請求更高優先順序的第一請求為止。

圖13係繪示根據實施例的資料處理系統2000的示意圖。參照圖13，資料處理系統2000可以包括主機設備2100和固態硬碟(SSD)2200。

SSD 2200可以包括控制器2210、緩衝記憶體裝置2220、非揮發性記憶體裝置2231至223n、電源2240、訊號連接器2250和電源連接器2260。

控制器2210可以控制SSD 2200的全部操作。

緩衝記憶體裝置2220可以臨時儲存待儲存在非揮發性記憶體裝置2231至223n中的資料。緩衝記憶體裝置2220可以臨時儲存從非揮發性記憶體裝置2231至223n讀取的資料。根據控制器2210的控制，臨時儲存在緩衝記憶體裝置2220中的資料可被傳送至主機設備2100或非揮發性記憶體裝置2231至223n。

非揮發性記憶體裝置2231至223n可以用作SSD 2200的儲存介質。非揮發性記憶體裝置2231至223n可以通過多個通道CH1至CHn聯接至控制器2210。一個或多個非揮發性記憶體裝置可以聯接至一個通道。聯接至一個通道的非揮發性記憶體裝置可以聯接至相同的訊號匯流排和相同的資料匯流排。

電源2240可將通過電源連接器2260輸入的電力PWR提供至SSD 2200的內部。電源2240可以包括輔助電源2241。輔助電源2241可供應電力以使得當產生突然斷電時SSD 2200能夠正常終止。輔助電源1241可以包括能夠充電電力PWR的大容量電容器。

控制器2210可通過訊號連接器2250與主機設備2100交換訊號SGL。訊號SGL可以包括命令、位址、資料等。根據主機設備2100和SSD 2200之間的介面方法，訊號連接器2250可被配置為各種類型的連接器中的任意一種。

圖14係繪示圖13的控制器2210的示意圖。參照圖14，控制器2210可以包括主機介面2211、控制元件2212、隨機存取記憶體(RAM)2213、錯誤校正碼(ECC)元件2214和記憶體介面2215。

主機介面2211可以根據主機設備2100的協定執行主機設備2100和SSD 2200之間的介面連接。例如，主機介面2211可以通過諸如下列中的任意一個與主機設備2100通信：安全數位協定、通用序列匯流排(USB)協定、多媒體卡(MMC)協定、嵌入式MMC(eMMC)協議、國際個人電腦記憶卡協會(PCMCIA)協定、並行高級技術附件(PATA)協定、串列高級技術附件(SATA)協定、小型電腦系統介面(SCSI)協定、串列SCSI(SAS)協定、周邊元件連接(PCI)協定、高速PCI(PCI-e或PCIe)和通用快閃記憶體(UFS)協定。主機介面2211可以執行主機設備2100將SSD 2200識別為通用資料存放裝置，例如硬碟驅動器HDD的磁片模擬功能。

控制元件2212可以分析並處理從主機設備2100輸入的訊號SGL。控制元件2212可以根據用於驅動SSD 2200的韌體及/或軟體來控制內部功能塊的操作。RAM 2213可作為用於驅動該韌體或軟體的工作記憶體而操作。

ECC元件2214可以產生用於待被傳送至非揮發性記憶體裝置2231至223n的資料的同位資料。產生的同位資料可與該資料一起被儲存在非揮發性記憶體裝置2231至223n中。ECC元件2214可以基於同位資料來檢測從非揮發性記憶體裝置2231至223n讀取的資料的錯誤。當檢測到的錯誤在可校正範圍內時，ECC元件2214可校正檢測到的錯誤。

記憶體介面2215可以根據控制元件2212的控制，將諸如命令和位址的控制訊號提供至非揮發性記憶體裝置2231至223n。記憶體介面2215可以根據控制元件2212的控制，與非揮發性記憶體裝置2231至223n交換資料。例如，記憶體介面2215可以將儲存在緩衝記憶體裝置2220中的資料提供至非揮發性記憶體裝置2231至223n或將從非揮發性記憶體裝置2231至223n讀取的資料提供至緩衝記憶體裝置2220。

圖15係繪示根據實施例的資料處理系統3000的示意圖。參照圖15，資料處理系統3000可以包括主機設備3100和資料存放裝置3200。

主機設備3100可以諸如印刷電路板(PCB)的板形式配置。雖然在圖15中未示出，但是主機設備3100可以包括被配置為執行主機設備3100的功能的內部功能塊。

主機設備3100可以包括諸如插座、插槽或連接器的連接端子3110。資料存放裝置3200可以安裝在連接端子3110上。

資料存放裝置3200可以諸如PCB的板形式配置。資料存放裝置3200可以稱為記憶體模組或儲存記憶卡。資料存放裝置3200可以包括控制器3210、緩衝記憶體裝置3220、非揮發性記憶體裝置3231至3232、電源管理積體電路(PMIC)3240和連接端子3250。

控制器3210可以控制資料存放裝置3200的全部操作。控制器3210可以具有與圖14中所示的控制器2210的配置相同的配置。

緩衝記憶體裝置3220可以臨時儲存待儲存在非揮發性記憶體裝置3231和3232中的資料。緩衝記憶體裝置3220可以臨時儲存從非揮發性記憶體裝置3231和3232讀取的資料。根據控制器3210的控制，臨時儲存在緩衝記憶體裝置3220中的資料可被傳送至主機設備3100或非揮發性記憶體裝置3231和3232。

非揮發性記憶體裝置3231和3232可以用作資料存放裝置3200的儲存介質。

PMIC 3240可將通過連接端子3250輸入的電力提供至資料存放裝置3200的內部。PMIC 3240可以根據控制器3210的控制來管理資料存放裝置3200的電力。

連接端子3250可以聯接至主機設備3100的連接端子3110。通過連接端子3250，可以在主機設備3100和資料存放裝置3200之間傳送諸如命令、位址、資料等的訊號和電力。根據主機設備3100和資料存放裝置3200之間的介面連接方法，連接端子3250可以被配置成各種形式。連接端子3250可以被設置在資料存放裝置3200的任意一側上。

圖16係繪示根據實施例的資料處理系統4000的示意圖。參照圖16，資料處理系統4000可以包括主機設備4100和資料存放裝置4200。

主機設備4100可以諸如印刷電路板(PCB)的板形式配置。雖然在圖16中未示出，但是主機設備4100可以包括配置為執行主機設備4100的功能的內部功能塊。

資料存放裝置4200可以表面安裝型封裝的形式配置。資料存放裝置4200可以通過焊球4250被安裝在主機設備4100上。資料存放裝置4200可以包括控制器4210、緩衝記憶體裝置4220和非揮發性記憶體裝置4230。

控制器4210可以控制資料存放裝置4200的全部操作。控制器4210可以具有與圖14中所示的控制器2210相同的配置。

緩衝記憶體裝置4220可以臨時儲存待儲存在非揮發性記憶體裝置4230中的資料。緩衝記憶體裝置4220可以臨時儲存從非揮發性記憶體裝置4230讀取的資料。通過控制器4210的控制，臨時儲存在緩衝記憶體裝置4220中的資料可被傳送至主機設備4100或非揮發性記憶體裝置4230。

非揮發性記憶體裝置4230可以用作資料存放裝置4200的儲存介質。

圖17係繪示根據實施例的包括資料存放裝置的網路系統5000的示意圖。參照圖17，網路系統5000可以包括通過網路5500聯接的伺服器系統5300和多個用戶端系統5410至5430。

伺服器系統5300可以回應於多個用戶端系統5410至5430的請求來服務資料。例如，伺服器系統5300可以儲存從多個用戶端系統5410至5430提供的資料。在另一示例中，伺服器系統5300可將資料提供至多個用戶端系統5410至5430。

伺服器系統5300可以包括主機設備5100和資料存放裝置5200。資料存放裝置5200可由圖1的資料儲存裝置10、圖13的SSD 2200、圖15的資料存放裝置3200或圖16的資料存放裝置4200來配置。

本發明的上述實施例旨在說明而不是限制本發明。各種替代方案和等同方案是可能的。本發明不受本文描述的實施例的限制。本發明也不限於任何特定類型的半導體裝置。鑒於本公開，其它添加、減少或修改對於本領域技術人員而言將是顯而易見的，並且所有這些都旨在被本發明涵蓋到它們落入所附請求項的範圍內的程度。